伴随着So C系统、尤其处理器开销的增加,芯片设计中可能存在的错误数目也急剧增长,使得业界迫切需要新的验证方法学与工具来提高系统的验证效率。而近年来,验证工作花费的项目时间比例不断提高,因此有必要在占据项目周期大部分内容的处理器验证工作中,研究提高效率、增强寻找设计错误能力的技术,具有重要的研究意义。本文首先完成了SPARC V8 ISA(instruction set architecture,指令集架构模型)处理器模型以及四种AMBA AHB(Advanced High performance Bus of Advanced Microcontroller Bus Architecture)处理器总线接口模型的功能验证,针对SPARC V8 ISA处理器模型与其AHB总线接口的架构分析,基于处理器的架构特点与硬件设计要素,阐述了基于验证功能点的处理器验证策略,并给出了基于UVM验证方法学的处理器总线接口模型的验证方案。针对四种处理器AHB总线接口模型,完成了功能点提取工作,设计并为待测模型挂载了UVM验证平台,设计了基于DPI的混合仿真技术的新型接口,实现System C的待测模型与System Verilog验证平台之间的混合仿真,并相对官方提供的混合仿真库具有开销小、速度快等优点。其次,针对SPARC V8 ISA处理器的架构,对于SPARC V8 ISA完成包括单条指令、组合指令、随机指令验证工作,以及Mibench程序集与Dhrystone测试程序的验证,给出了各个验证结果与分析,其指标符合预期。最后,为了进一步提高指令集的验证效率,本文尝试将NARX动态神经网络引入测试激励生成方法中,通过设计两层的NARX网络结构,实施合理的量化策略,输入移植后的Mibench程序集中反汇编代码为训练样本,采用贝叶斯正交化算法完成训练流程。通过生成激励序列,分别以按序列以及类型查找两种方式量化比对了该技术与传统伪随机激励生成技术的性能,从而证明了应用该技术能够更加行之有效地寻找到待测模型的设计错误,提高约15%的验证效率。