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随着集成电路设计工艺水平的不断提高,高性能、低成本已成为SOC芯片设计的主要挑战,作为片上时钟发生器锁相环的设计变得非常关键。电荷泵锁相环具有易于集成、低功耗、低抖动、频率牵引范围大和静态相位误差小等优点,成为了当前数字锁相环产品的主流。本文设计了一款面向16位定点DSP芯片的三阶电荷泵锁相环。文章在深入分析电荷泵锁相环设计理论的基础上,根据DSP芯片对锁相环的具体应用要求,确定了锁相环的总体电路结构和各项性能参数。然后将各项参数指标分到各个模块上,进行单元电路的设计。在单元电路的设计时,论文重点讨论并解决了下述问题:1)鉴频鉴相器的优化设计,在降低死区的同时,有效地增加鉴相带宽;2)采用开关在源极的新型电荷泵结构,在消除电荷共享效应的同时,具有开关加速的功能以及很高的电流匹配精度;3)使用二阶无源RC环路滤波器降低了输出纹波,并对滤波器参数进行了优化设计;4)压控振荡器采用四级延迟单元的环形振荡器,每级采用RS触发结构来产生差分输出信号,在有效降低静态功耗的同时,具有较好的抗噪声能力;5)采用全定制设计的可编程分频器,在尽可能的减少设计单元的同时,实现对输出不同频率的调节要求。所设计的电荷泵锁相环采用SMIC 0.35μm CMOS工艺实现,5V电源供电,其面积为502μm×496μm。仿真结果表明,锁相环的频率捕获范围为2MHz～60MHz,在VCO输出频率为20MHz时,环路的锁定时间为12.7μs,抖动的峰峰值小于512ps,功耗为6.2mW,能完全满足DSP芯片时钟系统的要求。最后,为了DSP系统仿真的需要,论文还对所设计的电荷泵锁相环建立了Verilog功能模型,并对今后下一步工作中建立锁相环IP核,实现锁相环的可复用性作了展望。