串行数据通信传输技术是当今应用日渐广泛的一种传输技术，时钟数据恢复电路(Clockand Data Recovery Circuit，CDR)广泛应用于高速串行数据通信传输中。该电路能够消除在高速传输过程中引入的抖动和失真，并恢复出原始时钟，然后利用时钟对数据采样进一步得到原始的数据信息。　　本文介绍了几种常见的时钟数据恢复电路结构，对它们之间的优缺点和使用范围进行了分析和比较，重点介绍了基于相位选择/插值的时钟数据恢复电路。这种电路是一种比较新颖的CDR电路结构，它通过选择不同相位的时钟来实现对数据相位的校准和跟踪，进而得到原始时钟和数据。主要工作和特点有以下几个方面:首先，利用Verilog-A和Verilog进行数模混合行为级建模，验证了整个系统的可行性。经过建模验证，理论上系统能够正确实现数据和时钟的恢复。在此基础上，针对CDR电路的设计特点，实现了一款基于0.18μm CMOS工艺3.125 Gb/s速率的时钟数据恢复电路，包括鉴相器、分接器、数字转换模块、数字控制模块、相位选择器、相位插值器等模块，并利用Cadence环境进行仿真设计，得到了较好的性能指标，同时进行了版图设计。在具体电路设计中，对相位选择器和相位插值器的单元采用当今主流的数字模块控制，利用数字逻辑综合实现相关数字控制模块功能。此外，针对数字模块工作速率比较低的问题，提出了一种使用分接器对前级电路进行降速操作，生成多路低速信号，同时利用数字转换模块将分接后的多路信号整合成单路信号的新结构。