随着微电子技术、计算机技术的发展,实时电路可重构RTR技术逐渐成为国际上计算系统研究中的一个新热点。它的出现使过去传统意义上硬件和软件的界限变得模糊,让硬件系统软件化。属于实时电路重构的FPGA的动态可重构,有两种不同的方式:基于模块(Module-based)的部分动态重构和基于差异(Difference-based)的部分动态重构。基于差异的部分重构只是比较重构前后电路差别,产生一个只包含重构前后设计差别的比特流。如果设计中可重构的逻辑块很大、功能很复杂,则需要使用基于模块的部分可重构。本实验选用基于模块的部分可重构方法。 经过顶层设计综合、模块设计综合、初始预算、模块实现和最终编译等一系列的操作,产生整个电路功能和动态可重构部分的可下载文件。分别将该文件下载到实验板Virtex2-Pro ML310中,并通过内部控制器对内部时序进行合理控制,从而实现动态可重构,并通过实验板观察相关结果。分析实验结果可知,使用普通方法需要下载的文件大小是使用部分动态重构方法的5.82倍,使用部分动态重构的下载速度大大提高,体现了部分可重构的优势。随着电路复杂程度的增加,通过部分可重构,以较小容量的硬件资源,去实现较大的时序系统整体功能,这样板子的利用率增加,部分可重构的优势就更加明显。