相干调制是实现下一代光通信的关键技术，它具有信噪比高、灵敏度高、传输距离长、频谱效率高等优势。但是，由于相干系统相对复杂，在接收机和发送机中往往需要大量的模拟数字接口电路，即ADC和DAC。在下一代光通信系统中，这些模块将工作在40Gbit/s甚至100Gbit/s，极大地提高了设计难度，成为限制整个系统性能的瓶颈。如此高频率的ADC和DAC模块，往往是采用多通道时钟交错模式实现，其单通道工作频率也要达到GS/s量级。本文针对下一代光通信系统中的应用，利用深亚微米级CMOS工艺，对单通道ADC和DAC电路设计进行了研究。　　单通道ADC采用65nm工艺，芯片精度为6位，采样频率为2GS/s。设计基于Flash架构，采用了插值和平均电阻网络，通过优化电阻网络设计有效降低了输入电容，提高了线性度。比较器是Flash型ADC的核心电路，在比较器的设计中，采用了CML-CMOS锁存比较器级联的结构，在获得了高速的同时有效降低了回踢噪声和误码率。整个转换器的功耗为52mW，占用0.24mm2芯片面积。测试结果显示SFDR可达42.5dBc，ENOB接近5.2bit。在奈奎斯特频率处仍可以获得37.67dBc的SFDR和4.9bit的ENOB。　　基于上述ADC芯片的设计基础和对测试结果的分析总结，采用45nm CMOS工艺，重新设计了一款单通道ADC。该设计的精度为6位，采样频率为1.25GS/s。将应用于33GS/s高速时钟交错架构的ADC中。文中介绍了其主要模块设计和仿真结果。该设计输入电容小，输入失调低。在奈奎斯特频率附近，该ADC的仿真结果SFDR为49.89dBc，SNR为37.39dB。　　单通道DAC芯片采用了电流舵型结构，6位精度。通过对电流舵型DAC的各类误差来源的建模分析，优化了电流源器件的尺寸，并提出了一种新型排序算法，可通过改变电流源阵列版图的连接顺序，在理论上完全消除线性和二阶系统梯度误差，而且采用的单位电流源数量在合理范围内，便于实现。测试结果显示，该DAC的DNL和INL分别为0.012LSB和0.023LSB。在1GS/s采样频率下，SFDR可以达到51.4dBc，ENOB为5.9bit。