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分组密码算法和应用场景的多样化,要求密码芯片能够高效、灵活地实现多种分组密码算法。因此,分组密码的高效灵活实现成为密码领域的研究热点。论文融合了并行计算和可重构计算两种技术,系统研究了分组密码的流处理特征及并行性,设计了基于流体系结构的分组密码可重构并行处理架构,并提出了基于软件流水技术的分组密码算法并行实现方法。论文主要的工作和研究成果如下:为充分开发分组密码的并行性,从操作级并行性开发角度将其划分为四维度并行性,然后推导了开发各维度并行性时的加速比,在此基础上提出了基于Amdahl定律的分组密码四维度并行处理模型FDPM。通过算法参数分析、并行度参数分析等,总结了四维度并行性的开发优先顺序,并进一步提出了分组密码并行处理架构设计原则和算法并行实现原则,为架构设计和算法映射提供理论依据和指导原则。以分组密码四维度并行处理模型FDPM为理论依据,基于流体系结构设计了面向分组密码的可重构并行处理架构SRBPA。重点研究了可重构并行处理簇的结构,并完成了可重构并行处理单元、分布式簇内寄存器、可重构互连网络、密钥便签寄存器等关键部件的设计。此外,还进行了簇内扩展、簇间扩展和多核扩展等多维可扩展性的研究,提高了SRBPA的功能扩展能力和性能扩展能力。为缩短指令宽度并降低指令集的代码体积,提出了基于超长指令字可重构的核心级指令集,完成了运算类指令、配置类指令以及硬件流水线的设计。提出了基于VLIW可重构的指令分派技术,并设计了VLIW可重构生成算法和VLIW可重构分派网络。此外,还提出了分组密码的软件流水并行实现方法,详细描述了软件流水并行实现原理和软硬件流水协同执行机制,为分组密码算法的高效并行实现提供了重要技术手段。搭建了SRBPA原型系统的仿真验证平台,完成了AES-128、SM4、IDEA、DES、Camellia、RC6等分组密码算法在串行工作模式和并行工作模式下的算法映射、仿真测试和性能评估,并基于65 nm CMOS工艺标准单元库对原型系统进行了ASIC设计综合。结果表明,本文提出的分组密码可重构并行处理架构通过四维度并行性开发和可重构设计能够满足分组密码算法实现的高效性和灵活性需求,具有硬件开销小、性能较高、面积能效比最优和功能单元利用率高的优势。