现场可编程门阵列(FPGA)具有集成度高、灵活性大以及能减少工程开发风险和一次性开发费用(NRE)等诸多优点。因此FPGA已成为当下数字电路设计中一种越来越普遍的实现方式。随着半导体工艺尺寸进入深亚微米甚至纳米级时代,FPGA的逻辑容量不断提升,使之能满足于更大规模设计的需要。为了充分利用这些新型的深亚微米甚至纳米工艺技术,必须在相应的电子设计自动化(EDA)工具中重新构建FPGA的硬件结构,而布局布线一直是EDA工具中技术难点之一。随着电路规模越来越大,在电路编制过程中,布线阶段所花费的时间成本越来越大,因此,有必要不断优化布线算法的效率,以达到时序的最优化进而提高开发的效率。本论文在基于SRAM型FPGA的特殊结构的基础上,对布线器中的布线算法进行了局部的优化。本文研究了如何在软件中对FPGA硬件结构进行建模的问题,在EDA工具中采用结构描述语言(SDL),将硬件结构映射到软件工具中。基于这种SDL描述,本文在考虑FPGA查找表(LUT)的特殊结构后,提出了使用PERMUX实体的策略,测试结果表明在布线中使用该策略后能有效提高布线灵活度,进而有效提高了布线算法的效率。另外,针对几何查找的布线算法易受线网布线顺序影响的问题,研究了对各种排序方法对布线性能的影响,通过实验测试对比,确定了最佳的线网布线顺序方案;最后,本文还主要针对布线跨度大的线网,采用了全局布线的策略,并在实际的使用中证明了该策略的有效性。在布线算法的实现方面,本文在介绍了基本的布线算法之后,较详细地介绍了布线算法的实现过程,并且在实现的过程中,又对布线的局部细节进行了优化如增加搜索框以减少搜索深度等,实际测试数据表明以上各种优化提高了布线器的整体效率。