现代通信技术的高速发展使锁相环(PLL)技术逐渐成为当前模拟集成电路的核心技术之一，它被广泛应用于时钟发生器、频率合成器和时钟恢复电路中。由于具有锁定相位误差小、频率捕获范围大等优点，电荷泵锁相环(CPPLL)已成为锁相环产品的主流，它能够很容易地嵌入到系统级芯片(SOC)中，大幅提高了系统的整体性能。　　 考虑到输入参考频率15MHz，额定输出频率120MHz的技术参数要求，且主要目的是为手持终端设备中的subLVDS接口提供时钟。本文采用自顶向下的方法设计了一种高性能电荷泵锁相环时钟发生器，并对其系统噪声和抖动噪声特性进行了详细分析，首次系统地提出了一种CPPLL时钟发生器低噪声设计的解决方案。为了消除鉴频鉴相器(PFD)的死区和电荷泵(CP)的非理想特性，本文还深入地分析了它们的根源和影响，并采用相应的电路结构进行了改善。　　 设计时首先采用MATLAB SIMULINK工具及硬件描述语言进行了系统级和行为级仿真，优化了环路参数，并以此为指导对各模块电路进行了详细地设计和模拟。SMIC0.18um CMOS工艺下的仿真结果表明：该时钟发生器的锁定时间为13.8us，衰减因子为0.97，输出频率的最大值为120.04MHz，输出占空比最大值50.2％，各分立单元和整体电路均达到了系统所要求的设计指标。　　 本文关于CPPLL系统噪声和抖动噪声的深入分析以及所得到的低噪声设计解决方案对相关芯片级设计和工程实践具有重要的指导性参考价值。