随着VLSI设计规模的不断扩大,如何提高前端设计验证的效率成了迫在眉睫的问题。Vperl是一种Verilog预处理工具,通过自动生成输入输出端口列表、模块自动互连等等方式让设计者可以专注于逻辑实现,从而大幅度提高了VLSI前端RTL设计效率。 但Vperl在实际应用时存在着若干不足之处。本文在Vperl的基础上提出了新的使用词法分析的实现方案Vperl2,克服了VPerl无法分析嵌套的位拼接结构、不能指定生成的目标代码的位置等不足,并通过减少磁盘IO、使用数据库保存设计信息等手段,使Vperl2源代码分析速度、使用灵活性等方面均有了较大改进。 本文对Verilog RTL设计中的冗余信息进行了较为深入的分析,针对有限状态机设计冗余引入了新的Vperl2语法。本文概要介绍了词法分析相关的概念,并详细介绍了Vperl2的源代码扫描以及信号提取分析算法,并通过合理的合并精简大大减少了分析源代码过程中的磁盘操作;优化了子模块连接代码生成算法,使用伯克利数据库保存模块输入输出端口信息,进一步减少了代码分析和磁盘操作。 本文通过一个模块设计的实际应用展示了Vperl2的良好效果,并进行了Vperl2与Vperl的性能对比。文末概括介绍了Vperl2的优势、劣势以及Vperl2未来的发展方向。