现阶段集成电路发展已经迈入纳米时代,其设计规则、制造技术以及工艺流程都变得十分复杂。随着晶体管特征尺寸的不断缩小,集成电路制造技术满足了人们对芯片性能和功耗的需求,但是集成电路制造过程中存在的工艺偏差逐渐成为影响芯片可靠性和稳定性的重要因素。其中,晶体管的阈值电压易受到裸片内(Within Die,WID)工艺偏差的影响。晶体管的阈值电压是表征晶体管性能的关键参数,其偏差大小在一定程度上会影响功能芯片的鲁棒性。晶体管阈值电压偏差监测的测试芯片设计,不仅能为代工厂实现晶体管阈值电压偏差测量,而且有助于无晶圆厂芯片设计公司实现功能芯片可靠性和稳定性的实时监测。本文提出的测试芯片主要基于晶体管亚阈值漏电电流与晶体管阈值电压存在指数关系,利用环形振荡器结构,建立晶体管阈值电压偏差、晶体管亚阈值漏电电流和伪环形振荡电路周期三者之间的关系。通过依次选中伪环形振荡电路中的待测晶体管,获得不同待测晶体管选中时伪环形振荡电路周期的偏差值,从而得到特定尺寸下晶体管阈值电压的偏差值。本设计主要从以下几个方面入手,实现低面积成本、低功耗和高精度的晶体管阈值电压偏差监测:(1)引入基于计数器的可寻址电路设计;(2)在待测晶体管(Device under test,DUT)栅极引入微小的偏置电压,使待测晶体管的亚阈值漏电电流在总漏电电流中占主导地位,并使待测晶体管的漏电电流远远大于上拉或下拉网络中的漏电电流;(3)引入分模块法,估算每一模块中产生的等效系统误差。本设计在SMIC 55nm工艺下实现。仿真结果表明,芯片的测量精度在±3m V以内,并且在供电电压在±0.1V范围内,电压变化对测量精度没有影响。本设计实现两种晶体管尺寸的晶体管阈值电压偏差监测的测试芯片,其总面积为378)~2并且在1.2V的测试电压下,测试芯片的功耗为70nW。