本文以国家重大专项子课题(2008ZX05020 004)为依托,根据项目的需求和将来的发展需要,结合除法器设计领域新的理论与实践进展,独立完成了32位整数和单精度浮点数的除法运算。在整个设计过程中,首先对现有的除法算法进行了分析,然后选择应用较多的Digit Recurrence算法作为本设计的核心算法,对算法的商选择部分进行重点分析,然后应用到整数以及浮点数的除法运算当中,在具体的实现上辅助其它的算法实现结果进行对比分析。通过实验的结果能够从速度以及硬件资源上对不同算法进行评估。本设计在Digit Recurrence算法的商选择部分进行了改进,抛弃了大量的多位比较器,在P D图上利用常数比较法避免了过程余数与除数的比较,商采用冗余表示格式,这样使得处于关键路径上的商选择函数的时延大大降低,32位整数除法中最高工作频率可以达到73MHZ ,单精度浮点数除法中同样利用P D图进行常数比较来获得商值,最终的仿真结果显示单精度浮点除法可以做到精确到小数点后六位。另外对于同一种算法,本设计分别采用了基2和基4的两种实现方式,从理论上和仿真结果上都可以看出基4的速度要快于基2,但是其相应的硬件资源消耗要比基2的多,在除法设计中速度和面积是两个相互制约的量,不可能达到完美,只能够根据不同的实际应用来找两者之间的平衡点。