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在无线通讯、信号合成、雷达等诸多系统中,数模转换器(Digital-to-Analog,DAC)作为连接数字域到模拟域的桥梁发挥着越来越重要的作用,也成为限制系统性能的模块之一。电流舵结构DAC由于其信号带宽只受输出节点的电阻、电容影响,非常适合设计高速高精度DAC,被广泛应用于DAC系统中。然而电流舵结构DAC的性能极大地受到非理想因素的限制。尤其随着DAC向着高精度、高采样率以及高信号带宽方向发展时,这些非理想因素限制着高速高精度DAC的实现。在此背景下,本文主要研究了高速高精度电流舵DAC中的误差来源及其对DAC性能的影响,分别针对静态误差与动态误差提出了相应的校正方法,并流片进行了验证。在静态误差校正方面,本论文分析了静态误差的不同来源,并进行了建模分析和理论推导,提出了基于窗口预测的数字前台自校正技术,用以消除电流源的静态失配误差,提高DAC的系统性能。该方法在传统数字校正技术的基础上,加入误差电流窗口预测技术,即在将误差电流逐次量化成对应数字码前,先判定误差电流是否在给定的窗口预测范围内。若在窗口预测范围内,则误差电流的量化从给定的区间开始量化,否则从最初始开始量化。通过窗口预测技术的引入,DAC实现了芯片面积小,线性度好,校正周期少和低功耗的特点。本文设计了一个12位200MS/s采样率电流舵型DAC,通过40nm CMOS工艺流片并测试。在相同的静态性能要求下,单位电流源的相对偏差范围从0.8%增大到2.4%,电流源面积减小而带来的误差通过数字前台自校正技术进行校正。最终电流源阵列的面积减小了88.88%,DAC的核心面积为0.42mm~2。测试结果显示,DAC的无杂散动态范围(Spurious-free Dynamic Range,SFDR)在低频下达到了78.8dBc,在整个Nyquist范围内大于62dBc,静态性能中微分非线性误差(Differential Non-Linearity,DNL)小于±0.6LSB,积分非线性(Integral Non-Linearity,INL)误差小于±1.31LSB。此外,由于窗口预测技术的引入,在校正过程中校正周期数缩短了12.8%。在动态误差校准方面,本论文对电流舵DAC的幅值误差与时序误差进行了建模以及理论分析,提出了基于拆分与动态重组(Splitting and Dynamic Regrouping,SDR)技术的动态误差校正技术。首先将每个MSB电流源拆分成两个子MSB电流源,理想情况下两个子电流源具有相同的电流值;然后通过动态误差检测模块量化所有子MSB电流源的动态误差并对其进行排序;再通过剩余误差最小的原则将所有子MSB电流源进行两两动态重组,形成新的MSB电流源开关顺序。通过基于SDR的动态误差校正技术校正后,在实现相同的DAC系统性能的前提下,SDR技术可以将单位电流源的相对偏差范围从0.2%增大到0.88%,这将使DAC的电流源阵列减小了93.75%。本论文通过在40nm CMOS工艺下设计了一个14位200MS/s采样率电流舵型DAC,其核心面积为2.21mm~2。通过对版图提取参数并后仿,仿真结果显示,静态性能中INL为0.427LSB,DNL为0.23LSB。在200MS/s采样率下,输入正弦信号为17.1875MHz时SFDR为95.51dBc,在整个Nyquist输入频率内,DAC的SFDR大于62dBc。