自RISC-V指令集架构开源公布以来,基于RISC-V架构的高性能处理器得到物联网等诸多行业的广泛应用,但是幽灵攻击的出现却在安全性方面打击了高性能RISC-V处理器。同时面向RISC-V平台的优化方案数量却少见报道,另外,这些现有优化方案也存在不足:创建可信执行环境类方案忽略同一进程内的安全性、优化指令集架构类方案需要特定的编译器来支持、优化硬件架构类方案无法在性能和硬件开销中取得平衡。为了分析现有RISC-V处理器存在的缺陷,本文首先结合幽灵攻击的特性来建立攻击模型并攻击现有RISC-V高性能处理器,分析推测机制对于微架构状态的影响以及基于Cache的侧信道信息泄露的过程:幽灵攻击诱导处理器瞬态执行两条访存指令,使得Cache缓存一个与敏感数据相关的攻击方可控数组元素,然后攻击方利用侧信道时序攻击来推断缓存元素从而间接窃取敏感数据。为了提高RISC-V处理器的安全性,本文围绕Cache缓存数据的机制来改善现有RISC-V架构设计:检查所有发送到L1 DCache的访存请求并标记危险访存、追踪该访存数据在Cache中的填充过程并对于存储了追踪数据的缓存行开启数据倒计时以清除被推测装载的数据。本文采用了13个来自SPEC CPU2006的基准测试程序来验证所提出的优化方案在安全性和性能方面的表现。在安全性方面,本文设计能够安全抵御Spectre v1、Spectre v2和Split Spectre攻击,信息泄露率保持为0。当处理器主频设为1GHz时,优化方案的有效倒计时范围为40个时钟周期纳秒至160个时钟周期之间。结合安全性和性能的综合表现,80个时钟周期为最佳缓存数据清除倒计时的初始值。与原始架构相比,本文方案的性能下降能够控制在10%以内。在SMIC 45纳米工艺下对Cache部分进行硬件开销评估,与原始架构相比,本文方案的面积开销增加了0.816%,动态能量增长了0.381%,总泄露功耗开销也增加了2.346%。在同类技术方案的对比中,在确保设计的安全性之后,本文方案在性能表现出色,同时所需额外的硬件开销不大。