随着计算机网络技术的飞速发展,信息技术的安全问题越来越受到人们的重视,针对密码芯片的攻击以及防御的研究已经成为当前信息安全的热点研究方向,尤其以功耗攻击为主要手段的旁路攻击技术对密码芯片构成了严重威胁。AES加密算法是密码芯片的首选加密标准,为了适用于资源受限的应用场合,为密码芯片设计一种低成本、抗功耗攻击的AES加密解密电路具有重要意义。论文的主要工作是在普通AES加密和解密电路的基础上,基于随机掩码技术,研究抗功耗攻击的S-盒、轮变换和加解密电路的小面积设计方法,并设计实现低成本的全掩码AES加解密电路。论文首先基于功耗分析的原理,设计实现了一款差分功耗攻击平台,成功对普通AES加密电路进行了有效攻击,为全掩码AES加解密电路的硬件实现提供了验证基础。其次,针对复合域掩码S-盒,通过直接实现GF(24)域掩码运算的方式,在新的不可约多项式下,研究了不同的基、系数和根对电路的性能影响,并提出了一种基于延时感知的掩码S-盒的优化设计方法,对电路的面积和延时进行优化。针对现有的全掩码轮变换电路硬件资源需求大的问题,通过将加密和解密过程中的掩码字节替换和掩码列混淆运算分别进行合理复用,提出了一种小面积的加解密全掩码轮变换电路结构。最后,基于复用结构的全掩码轮变换电路和掩码密钥扩展运算,设计了一种结构紧凑的小面积全掩码AES加解密电路。基于Synopsys DC综合工具和SMIC 0.18μm工艺库,对设计并优化的全掩码AES加解密复用电路进行了综合,在10MHz的工作频率下,电路的面积为406742.22μm2,比优化前减少了27.3%。基于论文中设计的差分功耗攻击平台,分别以初始轮密钥加运算的输出和首轮S-盒的输出为攻击目标,进行DPA攻击实验,无法成功获取密钥。实验结果表明,论文所设计的全掩码AES加解密复用电路在保证抗DPA性能的前提下,减少了对硬件资源的需求,对解决安全密码芯片设计中空间资源约束的问题具有重要意义。