物联网时代,传感器逐渐向集成化、多信号模式的方向发展,其所接收的信号也呈现多样化的特征,对模数转换器(ADC)的精度、速度等性能指标要求的差别也越来越大。为了简化设计、提高集成度,传统的集成传感器中往往集成单片的多通道ADC用于多个信号的转换,其中单个通道ADC的性能必须满足所有检测对象中最高的需求,尽管对于多数被测对象来说并不需要用到那么高性能的ADC。这无疑将带来较大的功耗、较大的硬件资源消耗以及不必要的冗余数据处理。为此,本文针对过采样型Σ-ΔADC,研究和设计可重构的Σ-Δ调制器,为实现精度和速度可重构的ADC奠定基础。文中首先分析了现有可重构ADC的基本架构和性能特点,通过分类比较,并结合奈奎斯特ADC以及Σ-ΔADC的特点,选择以Σ-ΔADC架构实现可重构技术。然后通过比较单环Σ-Δ调制器与级联Σ-Δ调制器的优缺点,确定了将级联Σ-Δ调制器作为可重构调制器的基本结构;综合考虑速度、精度、功耗等各方面因素,选择Σ-Δ调制器的阶数和过采样率作为可重构参数;利用可重构控制电路产生控制信号,通过控制最后一级积分器的工作状态,使调制器实现16位/2-1级联结构和14位/2-2级联结构两种工作模式的可重构,两种工作模式的信号带宽分别是20KHz和50KHz;然后,分析并仿真验证了各项非理想因素对调制器的影响,包括运放的有限直流增益、有限带宽、压摆率、开关的非线性、kT/C噪声等,为后续的电路设计提供指导;最后,基于CSMC 0.5um CMOS工艺完成了可重构Σ-Δ调制器中的关键电路设计和仿真验证。仿真结果显示,时钟频率为5.12MHz,电源电压为5V,系统能够实现16位-20KHz、14位-50KHz的工作模式可重构,非常适合传感器应用。