集成电路作为现代化应用设备的核心,与国家安全和民生大计息息相关。但是,集成电路的设计、制造、封装、测试等流程分离,使得芯片极易受到硬件木马的攻击。硬件木马的植入会对芯片的功能、性能或寿命等造成影响,从而对国防及民用设备造成重大威胁。因此,硬件木马检测技术的研究对提高芯片的自主、安全、可信具有重要意义。本文课题来源于973项目。工艺木马作为一种特殊的硬件木马,不可信代工通过修改芯片制造过程的工艺步骤或条件植入,木马的攻击效果在芯片使用过程中逐渐体现。工艺的改动会影响到器件的阈值电压等性能参数变化,同时加剧NBTI等老化效应,从而导致芯片老化加快、性能下降等可靠性问题。因工艺木马会导致器件阈值电压明显漂移,而阈值电压变化又会导致门延时变化,门延时变化累积则会造成路径延时发生可测变化。所以,本文将工艺木马检测研究从工艺和器件级上升到电路级,结合时间数字转换技术和主动检测技术,设计了一种基于TDC的工艺木马检测方法。通过在大规模集成电路中植入片上延时检测阵列,对电路关键模块中的路径延时进行跟踪检测。利用TDC这一高精度时间测量电路,将路径延时转化为数字量进行记录分析,发现路径延时数据的异常变化,从而实现工艺木马的检测。本文首先通过加工条件非受控和掩膜非受控两个方面分析了工艺木马对路径延时的影响,论证了采用路径延时进行工艺木马检测的可行性,并给出检测策略和对检测电路性能指标的要求。进一步,基于延时链TDC和两步式TDC,设计了环形延时链型检测电路和时间放大型检测电路,仿真分析比较两种检测结构的优缺点,最终确定了环形延时链型检测结构作为路径延时的检测电路。检测分辨率在10ps级,量程可达到2.8ns,且易扩展,死区时间小于2.5ns,采样率可达400MHz。同时,考虑到延时侧信道检测方法易受工艺变化的影响,针对环形延时链检测电路结构特点,本文提出了一种A-CD校准法,并通过实际流片验证了校准方法的有效性。设计中选取RISC-V处理器作为验证电路,在55nm工艺,对片上延时检测阵列进行整体设计与硬件实现。检测阵列插入之前,通过分析工艺木马的攻击方式,选取关键模块中的非关键路径作为检测路径。在验证电路的网表中插入检测电路,并且设计了控制电路和循环移位输出电路,共同实现了片上延时检测阵列的设计。通过实现结果分析,其中本文插入的检测阵列面积约为1000um²,占本文验证电路的10^-4量级。功耗为0.1m W,占验证电路10^-3量级。而时序方面,由于检测电路的插入避开了关键路径,所以时序代价为0。考虑到实际应用需求,本文利用修改比例因子的方式对设计进行了工艺衰退仿真,保证了即使在工艺偏离正常范围的情况下,检测阵列依旧可以正常工作,对路径延时进行检测。最后,针对本文设计方案,完成了55nm的MPW流片,搭建了板级测试平台,对样片进行了实测及模拟工艺改动的测试。样片实测结果验证了片上延时检测电路和校准方法的有效性和实用性。另外,为了验证检测阵列是否具备跟踪检测路径延时变化的能力,通过改变样片供电电压的方式模拟工艺改动,来造成路径延时变化,再次对样片进行测试。测试结果发现,本文所提出的片上延时检测阵列可以跟踪检测到路径延时的变化。因此,本文所提出的基于TDC的工艺木马检测技术,即使在没有参考芯片的情况下,依然可以利用检测获取的路径延时,分析数据的异常变化,从而检测到工艺木马。