随着物联网技术、边缘计算和人工智能的高速发展,网络边缘的嵌入式处理器需要承担越来越多的计算密集型应用,如图像处理、加解密算法、CNN数据推断,而常规的处理器在此类应用场景下性能表现往往不佳,因此需要借助通过硬件实现算法加速。使用专用加速芯片、FPGA或在SoC上挂载硬件加速器能够有效提升处理效率,但也存在着应用场景单一、硬件定制成本高的问题。因此,通过在嵌入式处理器上添加单指令多数据的向量架构,能够在硬件架构不变的前提下实现实现对多种边缘计算应用的硬件加速,这对于降低嵌入式处理器的应用成本、提升嵌入式处理器面对计算密集型应用的处理性能具有重要价值和意义。基于RISC-Ⅴ向量指令集扩展,本文提出了一种支持动态调度的向量协处理器架构,将指令级并行和数据级并行的设计思想相结合,为边缘计算场景下的嵌入式处理器提供硬件加速。本设计的动态调度机制中,发射队列将满足条件的指令乱序发射并执行,降低RAW数据冒险阻塞流水线导致的性能损失;寄存器重命名机制消除了WAW和WAR数据冒险;重排序队列通过让路乱序执行的指令顺序提交,确保程序结果的正确性。实现了配置、向量访存、向量整数型和向量浮点型运算四类指令功能。配置指令通过修改控制状态寄存器,可以对向量的元素位宽、长度和编组情况进行配置,以适应不同的算法应用。访存单元实现了连续寻址、步幅寻址和索引寻址三种访存方式,对地址128位对齐的连续寻址情况进行优化,并在发生LAS数据冒险时提供数据旁路以加快访存速度。整数型执行单元实现了加减、比较、选择、逻辑操作、移位、定点和归约几类指令功能,并通过复用计算电路的方式缩小电路面积。浮点型执行单元实现了加法、乘法、乘加和选择的指令功能,并使用Chisel中的寄存器重定时注解优化融合乘加单元的关键路径。本文在VCS软件仿真平台上对所提出的向量协处理器功能进行仿真验证,通过指令功能定向测例验证本设计所实现的指令功能正确性,并使用随机指令压力测试验证包括动态调度机制在内的整体架构的稳健性。为了验证本设计对边缘计算应用的加速效果,在FPGA验证平台上分别从整数型和浮点型两个方面进行测试,以向量Intrinsic和内嵌汇编两种形式实现整数型测试程序vvadd,与标量流水线执行时间对比,分别获得了1.45和3.42的平均加速比;浮点型测例以内嵌汇编形式实现对神经网络应用中的卷积、池化和全连接进行了向量化,相比于标量流水线获得了4.25的加速比,且代码体积减少了29.7%。最后,基于在TSMC 22nm工艺库进行了逻辑综合,优化关键时序路径,结果显示本文所提出的向量协处理器最高运行频率可达917MHz,面积为180841um~2,且形式验证通过。