【摘 要】
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现代数字信号处理技术所面对的是大规模复杂的实时图像处理、高密度大体量的语音信号处理、雷达信号技术等数据流量频繁交互的工作场景,每个领域均对系统高效率、低延迟的实时性处理能力提出要求,且对于硬件性能提升的需求永不止步;随着芯片设计规模的不断增加,设计难度不断提升,所面临的各种挑战层出不穷,上市时间的期限又相对缩短,在鼓励So C设计的IP核可集成的同时,大规模So C不可避免地对IP复用性、专业性和
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现代数字信号处理技术所面对的是大规模复杂的实时图像处理、高密度大体量的语音信号处理、雷达信号技术等数据流量频繁交互的工作场景,每个领域均对系统高效率、低延迟的实时性处理能力提出要求,且对于硬件性能提升的需求永不止步;随着芯片设计规模的不断增加,设计难度不断提升,所面临的各种挑战层出不穷,上市时间的期限又相对缩短,在鼓励So C设计的IP核可集成的同时,大规模So C不可避免地对IP复用性、专业性和快速集成性提出了更高的要求,这就对应用于各种不同专业场景的IP内核开发带来了巨大的需求。快速傅里叶变换作为数字信号处理领域里一种不可或缺的处理手段,相比于软件实现的方式,专用的硬件加速IP设计能够提高系统的处理效率、降低设备的功耗、减少系统的延时等待时间,因此研究高性能、高精度、低延迟且易于工程快速实现的FFT加速IP核的工作变得极具市场应用价值。本文首先通过深入探讨目前较为常用地实现FFT运算的各种算法原理和特点,针对经典CTA算法的几种固定基-2~n实现原理进行深入分析,总结了一维固定基-2算法、一维固定基-4算法的各级运算规律;结合项目的具体要求,选定CTA算法中的一维固定基-2/8蝶形运算作为FFT求解的关键步骤;研究了目前较为常用的FFT运算硬件架构:基于流水线结构、基于存储器结构以及基于并行、阵列结构等,详细分析了一维固定基-2算法SDF/MDC流水结构的运算特征;充分考虑加速器运算性能、占用资源等因素,选定基于存储器、地址无冲突设计的硬件复用结构进行实现;然后对运算实现的关键部分:存储控制模块、蝶形运算模块、操作数/结果数地址无冲突存储规律、基于旋转因子压缩算法的存储模块、操作数/结果数/旋转因子的地址生成模块、IFFT运算实现等原理进行了详细地设计说明;最后完成了对RTL代码的测试验证工作:在工作频率为400Mhz条件下,软件仿真的结果表明最大32K点的运行时间为51.63μs,在误差允许的范围内功能正确;同时借助FPGA进行软硬件联合验证,实验数据表明硬件实际执行周期数与软件结果一致,确保了设计结果的可靠性、准确性。通过对1K、2K、4K、8K、16K、32K点FFT运算进行可灵活配置的设计,完全满足在工作频率为400MHz条件下,80μs内完成一次32K点FFT/IFFT运算的要求,为运算IP的高效复用、缩短处理器的研发周期,帮助解决信号与信息处理等领域的硬件加速问题奠定了基础。
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