由于信道中存在干扰，数字信号在信道中传输的过程中会产生误码。为了提高通信质量，保证通信的正确性和可靠性，通常采用差错控制的方法来纠正传输过程中的错误。本文的目的就是研究如何通过差错控制的方法以提高通信质量，保证传输的正确性和可靠性。重点研究一种信道编解码的算法和逻辑电路的实现方法，并在硬件上验证，利用码流传输的测试方法，对设计进行测试。在以上的研究基础之上，横向扩展和课题相关问题的研究，包括FPGA实现和高速硬件电路设计等方面的研究。纠错码技术是一种通过增加一定的冗余信息来提高信息传输可靠性的有效方法。RS码是一种典型的纠错码，在线性分组码中，它具有最强的纠错能力，既能纠正随机错误，也能纠正突发错误。在深空通信，移动通信以及数字视频广播等系统中具有广泛的应用，随着RS编码和解码算法的改进和相关的硬件实现技术的发展，RS码在实际中的应用也将更加广泛。在研究中，对所研究的问题进行分解，集中精力研究课题中的重点和难点，在各个模块成功实现的基础上，成功的进行系统组合，协调各个模块稳定的工作。在本文中的EDA设计中，使用了自顶向下的设计方法，编解码算法每一个子模块分开进行设计，最后在顶层进行元件例化，正确实现了编码和解码的功能。本文首先介绍相关的数字通信背景；接着提出纠错码的设计方案，介绍RS(31，15)码的编译码算法和逻辑电路的实现方法，RTL代码编写和逻辑仿真以及时序仿真，并讨论了FPGA设计的一般性准则以及高速数字电路设计的一些常用方法和注意事项；最后设计基于FPGA的硬件电路平台，并利用静态和动态的方法对编解码算法进行测试。通过对编码和解码算法的充分理解，本人使用Verilog HDL语言对算法进行了RTL描述，在Altera公司Cyclone系列FPGA平台上面实现了编码和解码算法。其中，编码的最高工作频率达到158MHz，解码的最高工作频率达到91MHz。在进行硬件调试的时候，整个系统工作在30MHz的时钟频率下，通过了硬件上的静态测试和动态测试，并能够正确实现预期的纠错功能。