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随着移动通信技术的不断革新,第五代移动通信(5G)即将到来。国际电联将5G划分为增强型移动宽带(enhanced Mobile Broadband,eMBB)、大规模机器通信以及高可靠低时延通信三大应用场景。极化码(Polar Code)凭借其在理论上可达“香农极限”的优势,而成为5G网络eMBB场景下控制信道的编码方案。为了解决机器大规模无线通信需求,接收端译码算法的实时性就显得尤为重要。因此,寻求一种性能优越即超低延迟的译码算法对提升极化码解码系统有着重大意义。与此同时,5G各项关键技术在硬件上的可实现性也需着重考虑。综上所述,本文将重点深入研究低延迟极化码译码算法,分别优化串行抵消译码算法和串行抵消列表译码算法,并完成其硬件电路设计。本文主要工作如下:1、一种基于部分解码方式的串行抵消译码算法作为极化码最先提出的译码算法,串行抵消(Successive Cancellation,SC)译码算法受到广泛关注。但应用于大规模通信系统时,已有架构存在硬件复杂度高、时延较大等缺陷。本文针对传统SC译码算法研究并完成该算法硬件电路设计优化。首先基于二进制可擦除(Binary Eliminated Channel,BEC)信道,采用巴氏参数法评估信道经极化后的可靠程度。极化码比特包括固定比特和信息比特。其中,固定比特是已知比特。通过移除相邻信道成对固定比特解码,将传统极化码译码算法的逐比特串行解码变为成对的部分解码方式(Partial Successive Cancellation,PSC),简化对数似然比计算公式,降低硬件设计复杂度。仿真结果表明,对于码长为N来说,与优化前相比,PSC译码算法解码周期从2N-2降低至N-3~7N/8,译码器吞吐率提升1~8/7倍。2、一种基于对数似然比预判机制的串行抵消列表译码算法串行抵消列表(Successive Cancellation List,SCL)译码算法有效地解决了SC算法的错误传递,但增加了路径分裂筛选的复杂度,导致时延增大。如何减少译码路径分裂成为降低延迟的关键。本文提出一种基于对数似然比符号的预判机制,根据每层对数似然比符号直接判决分裂成路径“1”或者路径“0”和固定比特层直接分裂成已知比特,旨在减少路径分裂以及优化路径度量值计算。基于该机制,设计N=1024,码率R=0.5,列表宽度分别为L=2,4,8的VLSI硬件架构。仿真结果表明,其延迟分别降低约51%,49%,46%。