在数字集成电路设计流程中，物理设计负责将RTL级代码转变为真正的物理版图，主要包括逻辑综合、可测性设计、布局布线以及版图物理验证等环节。正确而优秀的物理设计方法既是保证芯片流片后工作质量的关键，也决定了芯片生产制造的成本。随着集成电路设计进入深亚微米时代，工艺水平的进步与系统复杂度的增加也给后端设计者带来了更大的挑战。　　本文结合数字集成电路设计的基本流程与图像中低层处理SoC的自身特性，介绍了此芯片的后端设计流程中的重点内容。首先，利用Synopsys公司的Design Compiler所提供的topgraphical引擎进行带物理布局信息的逻辑综合，通过合理的约束设计最终得到了一个裕量大、方便后续工作进行的门级网表；其次，利用DC内置的DFT Compiler以及BSD Compiler完成了包括内核扫描链与边界扫描插入在内的可测性设计，解决了扫描链插入过程中的各种典型问题，并使故障覆盖率达到了97.61％；最后，利用Synopsys公司的IC Compiler进行布局布线，通过数据准备、布局、时钟树综合和布线阶段对时序与功耗的全面优化，最终得到了一个时序收敛、功耗低的高性能版图。　　通过本文介绍的方法，图像中低层处理SoC通过了最终包括DRC、LVS、静态时序分析、测试模式后仿以及逻辑后仿等各项验证，表明了本文论述的有效性。芯片最终时钟频率达到100MHz，功耗为552mW，面积为4.66mm*4.66mm，现已提交流片。