数据复接器是高速数据通信系统中的关键模块，是并串转换中的基本部件。不断增加的网络带宽需求已使数据传输率达到Gb／s以上，为了在光纤通信的发射端实现系统集成、低成本和低功耗的要求，需要采用CMOS工艺实现高速复接。论文的主要工作是研究和设计CMOS高速复接集成电路，工作重点是集成电路的系统设计、结构选择、电路设计、器件参数优化和版图设计。 本文介绍了一种10Gb／s的高速4∶1复接器集成电路。此集成电路采用0.18微米标准CMOS工艺制造，使用1.8伏的电源。这里使用树型结构源极耦合场效应管逻辑(SCFL)电路实现，因为电流逻辑抗干扰能力强，具有比静态CMOS逻辑更高的速度。树型结构的使用降低了大部分电路的工作速率，从而简化了设计，也减小了芯片功耗。在2∶1并串转换单元中采用了改进的并行结构以获得充足的时间裕量和消除时钟偏差。这些单元中，使用了一个主从触发器，一个主从主触发器和多个缓冲器，达到了调整进入数据选择器的时钟和数据间的相位关系的目的。此外，为了避免高速时序电路中常见的时钟偏差，时钟通道采用负时钟偏差系统，并在时钟树中放置了缓冲器。 为了降低系统和时钟电路的设计难度以及节省功耗，复接体系采用了半速时钟的结构。为了拓展数据选择器的带宽，在设计中采用了有源电感的并联峰化。 仿真结果表明：最高速度达到13.5Gb／s，电路功耗大约313mW。输入峰峰值400mV的差动信号时，复接器输出电压摆幅达到接近400mV。检测结果显示了分频器的性能。复接器芯片面积约为0.97×0.88mm~2。