本文的设计是为应用于SATA1.0和2.0的SerDes(Serializer-Derserializer)技术产生高速时钟。根据SATA1.0和2.0的速度和精度要求,锁相环需要产生1.5GHz或者3GHz的高速时钟用于接口的串并行转换。　　 本文深入研究了锁相环电路的结构和实现方法,并根据SATA1.0和2.0的系统要求,设计实现了低抖动、快速锁定的1.5/3GHz时钟产生电路。　　 本文的结构按照自上而下的原则,从系统级的分析逐渐深化到具体电路细节的分析,最后完成了电路的设计和版图设计。首先分析了一般锁相环电路及本文采用的锁相环电路的结构和特性,根据系统的指标要求确定电路的具体参数,接着用Matlab建立了线性化模型并仿真,然后根据系统仿真的结果设计了具体的晶体管级电路,并进行了分析和优化,最后在考虑各种深亚微米非理想因素的前提下完成了锁相环的版图设计,并通过了物理验证。　　 本文的研究重点是如何实现快速锁定和保证压控振荡器的线性度。在快速锁定的研究设计方面,通过采用带宽可调的环路滤波器来改变整个锁相环的带宽,达到锁定快速且跟踪稳定的要求。在保证压控振荡器的特性曲线线性方面,使用了3.3V和1.2V双电源电压的供电,且利用了工作在线性区的MOS管提供跟控制电压成正比的电流来达到控制电压和输出频率之间的线性关系。　　 本文的设计基于TSMC0.13μm工艺,根据仿真结果显示,本文的设计达到了输入时钟为150MHz,输出时钟为1.5GHz或者3GHz,锁定时间小于3μs,抖动小于15ps,功耗为3.3V供电电源下小于5mA,精度保持在0.5％以内,完全能够满足SATA1.0和2.0的要求。　　 本文的研究成果对于接口电路中的时钟提供电路和时钟恢复电路都有较大的参考价值。