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锁相环(Phase-Locked Loop,PLL)电路作为时钟倍频器已经成为当代微处理器必不可少的核心组成部件。锁相环位于微处理器时钟树的最上端,其性能的优劣直接影响并决定了全芯片的最高工作频率和稳定性。随着时钟频率的不断提高,微处理器的性能受锁相环的影响越来越大,锁相环技术已经成为当代微处理器的核心技术之一。 微处理器内嵌锁相环电路主要有两种类型:数模混合型和全数字型。数模混合型锁相环可以实现频率的连续调节,从而能够达到很高的精度,应用极为广泛,但由于要在数字工艺下实现模拟电路,设计难度较大:全数字型锁相环设计难度相对较小,但调节连续性差,精度还不是很高,仅在低主频微处理器中有一定的应用。 在国外已经推出超过3GHz主频微处理器(锁相环的工作频率已经达到或超过了3GHz)的同时,国内自己研制的超过400MHz的高性能锁相环还几乎没有,锁相环技术已经成为国内微处理器设计的瓶颈之一。因此,拥有自主知识产权的高性能锁相环已经迫在眉睫。本文研究了高性能数模混合锁相环电路的相关理论和关键技术,设计实现了一种新的高性能可编程锁相环。主要研究内容包括: 1.研究了高性能电荷泵型锁相环的数学模型和工作机制。研究了锁相环稳定性控制的相关理论,并针对锁相环的“失锁”状态提出了快速恢复锁定的相关策略。 2.对数字CMOS工艺下的锁相环实现技术进行了研究。研究了CMOS电路器件寄生效应对锁相环电路性能的影响和补偿措施。研究了锁相环关键部件,特别是压控振荡器单元的高精度实现方法。 3.研究了噪声的产生机制和对锁相环稳定性的影响,提出了减小噪声对锁相环性能影响的系列措施,实践证明,达到了较好的效果。 4.研究了全定制环境下数模混合电路的设计方法和模拟验证技术,并提出了层次式混合电路模拟验证方法。 5.在对锁相环相关理论研究的基础上,基于SMIC0.18μmCMOS工艺,设计实现了一款高性能可编程锁相环。模拟验证和投片测试表明,该锁相环的频率可达600MHz以上,抖动小于20ps。