高速并行ADC被广泛应用于通讯系统、数字视频、磁盘读写等领域,它作为数字信号和模拟信号之间的接口有着不可替代的作用。随着目前SoC技术迅速发展,嵌入式ADC成为最重要的IP核之一。在通讯或图象处理系统中需要的极高速、中低精度的嵌入式ADC由于存在数字CMOS工艺兼容性、功耗和面积限制、噪声问题等设计难题而成为目前研究热点。本研究针对上述研究领域和研究难点在T/H电路、低功耗高速比较器、编码器等设计中取得研究成果,在高速并行ADC系统设计方面提出功耗、速度与精度之间的折衷分配方案,并对电流模电路在ADC中的应用进行探索和总结。论文的研究成果包括:1.提出差分输入的主从式采样保持电路及内部误差补偿放大器,并和电流模折叠插值器相结合,设计出满足精度要求的高速采样保持电路。2.量化分析再生型电流比较器工作原理和噪声干扰原因,并在此基础上给出低功耗再生型电流比较器和抗噪声输出锁存器设计。3.针对折叠插值ADC,从速度、功耗、精度角度分析给出ADC折叠率、插值率、折叠器与比较器数目之间的优化分配关系。4.提出并行ADC的动态编码电路,并通过编码压缩转换技术将这种动态编码电路应用范围扩展到6—10bit精度的Flash ADC和折叠插值ADC,这种编码电路具有小面积、低功耗等优点。5.主要电路及6位的折叠插值Fine ADC综合电路都采用0.6μmBiCMOS工艺的BSIM3v3.2参数模型在HSPICE中进行了模拟,并用Tanner软件采用0.6μm BiCMOS设计规则画了版图,并通过DRC验证。