随着系统芯片(SOC)规模的不断增大,可测性设计(DFT)已经成为芯片设计中一个重要的组成部分;同时,系统芯片的复杂性也给可测性设计以及测试矢量生成带来了挑战。本课题主要是实现国家专用集成电路系统工程技术研究中心自主研发的系统芯片——Garfield的可测性设计及测试矢量生成。在简单论述了与Garfield芯片测试开发相关的内容后,本文阐述了Garfield芯片可测性设计的实现。芯片中的随机逻辑部分采用了扫描可测性设计。RTL级可测性设计主要考虑如何实现对电路中的时钟以及复位信号的控制;扫描链插入时主要解决扫描数据移位以及捕获时会出现的问题。完成全扫描可测性设计后,单固定故障测试覆盖率达到98.06%。针对全扫描设计对芯片性能和面积的影响,本文采用了一种针对具有层次化结构的设计的部分扫描单元选择方案,理论分析和实验结果都表明了选择方案的有效性。Garfield芯片完成部分扫描可测性设计后,在测试覆盖率(95.60%)满足要求的基础上可测性设计对芯片性能的影响显著降低(仅为1.80%)。嵌入式SRAM采用了内建自测试(BIST)可测性设计,BIST电路实现了用于SRAM测试的四种March算法,覆盖了SRAM中常见的故障。系统级可测性设计主要是将存储器BIST与ARM核的边界扫描测试相结合。完成可测性设计后,本文分别针对单固定故障、转换故障以及路径延迟故障对Garfield芯片的随机逻辑进行了测试矢量生成,测试覆盖率(分别为96.16%、92.26%和11.96%)达到了工程上的要求;静态和动态验证保证了测试矢量的正确性。论文最后对课题进行了总结,指出了尚需解决的几个问题,并对今后的研究工作进行了展望。