随着5G技术与半导体工艺技术的发展与民用领域对于雷达需求量的迅速增加,越来越高集成度与复杂度的雷达SOC相关研究成为热点。本文在某24GHz FMCW雷达SOC项目支持下,对雷达的基带信号处理SOC验证系统进行硬件实现,对于其关键的算法进行芯片化研究。本文介绍了LFMCW雷达信号处理算法原理。使用Matlab对于使用的处理方案进行算法仿真。综合考虑实时性要求及资源消耗,选择工程上常用的锯齿波形方案并采用速度补偿的方式解决本设计方案的速度距离耦合问题。基于某24GHz LFMCW雷达项目成功流片的射频前端芯片,搭建采集中频信号电路,并将采样结果使用仿真算法验证实际采集的信号正确性。在此基础上选择ZYNQ芯片实现验证环境的载体,利用其软硬协同验证特性,在FPGA（PL端）利用其并行实现硬件算法加速;在ARM（PS端）中实现二维CFAR解算,点迹凝聚解算及PC通信的功能。本文将信号处理过程中的关键算法模块FFT芯片化实现。对综合功耗,资源消耗,运算速度等性能进行优化,使用改进的顺序结构进行RTL设计并在FPGA上进行原型验证。采用CMOS 180nm工艺下进行完整的ASIC后端实现。雷达信号处理系统经过硬件平台的实机验证,PL端的算法加速电路可以工作在150MHz的主频下,解算时间在7.18ms,完整一帧解算时间在25ms以内。满足雷达信号处理系统对解算的实时性要求。分析信号处理系统的解算结果,距离解算误差实测在0.4m左右,速度误差在0.15m/s以内。经过对传统顺序结构优化,理论上优化的FFT处理器需要的计算时钟周期数从2304减少到258,且不需要额外引入更多的储存资源。经FPGA的实际测试表明,在70MHz的主频下,一次256点FFT运算时间在3.7128us,计算误差小于1.059%,满足雷达信号处理过程中对FFT运算的需求。