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随着半导体技术的发展,大多数整机系统对作为模拟数字桥梁的模数转换器(ADC)的要求越来越高,传统型ADC已经难以胜任。为适应这些系统日益增长的需求,对高性能混合型ADC的研究势在必行。流水线逐次逼近型ADC(Pipelined SAR ADC或Pi-SAR ADC)作为典型的混合型ADC,结合了Pipeline ADC和SAR ADC两种架构的特点,兼具速度、精度及功耗上的优势,是近几年高性能ADC的热门研究方向之一。本文以Pi-SAR ADC关键技术为研究课题,基于SAR ADC和Pipeline ADC的理论基础及现有Pi-SAR ADC技术基础,对Pi-SAR ADC的架构优化技术、高线性度采样保持电路技术、低功耗残差放大技术、失配校正技术及基于Pi-SAR ADC的时间交织技术等进行了深入研究,并在一款16位125 MSPS采样率的两通道时间交织Pi-SAR ADC中对提出的关键技术进行了物理验证,在1.2 V电源电压下以约8 mW的功耗实现了82.73 dBc的无杂散动态范围(Spurious-Free Dynamic Range,SFDR),72.44 dBc的信噪失真比(Signal-to-Noise-and-Distortion Ratio,SNDR),有效位(Effective Number of Bits,ENOB)为11.74 bits,优值(Figure-of-Merit,FOM)为18.9 fJ/conv.-step。本文主要的研究工作如下:(1)提出了一种动态电容失配校正技术和一种基于输出特性曲线二阶导数的增益失配校正技术。前者利用MOS管栅极寄生电容校正高速SAR ADC中比较器输入对管非线性寄生电容引起的动态电容失配,以两个MOS器件的代价提高了线性度及信噪比(Signal-to-Noise Ratio,SNR)。后者通过求ADC输出特性曲线在残差转移曲线级间转折点附近的二阶导数,并据此进行级间增益校正。该技术用在分裂式(Split)Pipeline ADC中进行增益校正时,仅需1.5×10~4个校正周期。(2)提出了一种基于寄生电容补偿的高速高线性度采样保持电路技术。该技术通过在采样开关边上并联一个相同尺寸相反类型的MOS管,以该MOS管的源漏寄生电容以及源衬/漏衬寄生二极管电容补偿采样开关非线性寄生电容及输入信号馈通,提高了线性度;采用带衬底电压切换技术的上极板栅压自举π型CMOS共模开关技术,减小了上极板共模开关非线性电阻对线性度的影响。相比于传统栅压自举采样保持电路,线性度提高了11 dBc。此外,为提高SAR ADC速度,提出了一种基于数据触发逻辑的高速准静态锁存器电路。相比于传统SAR逻辑单元电路,采用该技术后速度提升了60%的同时功耗减小了约50%。(3)提出了两种比较器延时信息辅助SAR ADC量化的技术:电压域与时域结合的2b/cycle高速量化技术以及延时信息辅助局部过采样技术。两种技术都基于SAR ADC中比较器延时随输入幅度线性增大而单调下降的理论基础。前者与传统2b/cycle技术相比,比较器数量更少且参考延时由可控延时链产生;相比于传统1b/cycle量化,可在低压下实现相同量化速度,两种情况下均有利于降低功耗。后者与传统局部过采样技术相比不需要额外过采样周期,可在保证相同采样率的前提下实现降低噪声提高SNR的目的。(4)提出了一种基于电荷采样的低功耗高稳定性动态开环残差放大技术。该技术基于电荷采样原理,可实现低噪声;采用全异步时序,简化时钟脉冲信号产生电路,提高了速度及稳定性同时减小电路噪声;采用全新采样时序避免了电流源开关的电荷注入以及时钟馈通;最后提出的增益PVT(Process,Voltage and Tempreature)稳定技术解决了积分器类开环动态残差放大器(Residual Amplifier,RA)增益随PVT变化的问题。在PVT变化时,相比于不采用该增益稳定技术,增益变化量分别减小81.13%、94.51%及98.32%。