VLSI中形式化的组合电路等价验证方法

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随着集成电路技术的飞速发展,电路的规模也不断增大.电路验证领域正面临前所未有的挑战,如何快速并且完备地完成超大规模集成电路的等价验证,已经成为当前的研究热点.与传统的基于模拟的验证方法相比,形式化的验证方法具有完备性的优点.该文提出的形式化的大规模集成电路中组合电路的等价验证方法主要的创新之处在于:(1)基于层分划的等价配对点生成方法.这方法可以大大提高配对点的命中率,并降低配对点的生成时间,从而大大加快整个验证的速度.(2)基于阈值的错反问题(false negative)回溯控制.有效地选取回溯的时机,控制无效回溯次数,保证计算的效率.(3)基于SAT问题解决框架的子电路分划.将电路的分划、回溯等过程,有机地融入SAT问题DLL算法解决框架之中,避免了反复回溯中的重复计算,并结合SAT问题研究在BCP(Boolean Constrain Propagation)和变量选择方面比较成功的技术,加快验证的速度.此外,我们的验证算法具有很强的灵活性.对于内部,子电路的验证上可以调用不同的SAT Solver来完成;对于外部,可以作为独立的等价电路验证软件使用,也可以作为一个模块被其他算法调用,比如用于时序电路的等价验证.
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