功率MOSFET广泛应用于消费电子等行业的各个领域里,相比于其他结构,具有导通电阻低、开关速度快、频率特性好等特点的沟槽型功率场效应晶体管(UMOSFET,简称UMOS)结构常应用于高频中低压场合,其优越性不言而喻。节能减排要求功率MOSFET在保证一定的击穿特性的情况下进一步降低功耗,本文将完成对75VUMOS元胞的设计与优化,减小导通电阻,从而降低导通损耗实现节能。本文首先进行UMOS体区的研究,在改变掺杂剂量、注入能量和退火时间条件后,观察体区结深及形状的变化,进而得出它们对UMOS性能参数的影响。仿真发现,在固定了栅氧工艺之后,阈值电压只受体区掺杂影响,而导通电阻和击穿电压BV(Breakdown Voltage)皆随体区结深的增加而增加,栅漏电容减小,以此选择合理的工艺条件。为了保证UMOS较高的耐压性,我们观察得到体区结深和栅极沟槽深度相平的UMOS其耐压较好,因此选择此时工艺条件实现本文中的UMOS。为了减小元胞尺寸,增大芯片的电流密度,本文采用源极沟槽式接触。源极沟槽式接触除了改变击穿时的电流路径外还可以减小器件的特征导通电阻,且其深度对UMOS性能参数也会产生影响,通过仿真比较最后选择沟槽接触深度为0.45μm。在体区结深和沟槽接触深度选定的工艺下,器件的击穿电压BV为83.04V,阈值电压是2.903V；VGS=10V下的导通电阻为42240.830Ohm; VDS=25V测量得到的栅漏电容是3.415E-02fF。为了进一步减小UMOS的导通电阻,我们在原有模型上进行优化设计：在N+有源区注入之前先注入一次高能量小剂量的N型离子,降低沟槽表面的P型离子浓度,既保证了器件的击穿电压基本不变,又没有增加额外的掩膜,同时可以有效地降低器件的导通电阻,阈值电压也会有所降低。在这篇论文中我们采取一种工艺上更易实现的方法来减小导通电阻,约降低了10.4%。此外本文还采用另一种方案来降低导通电阻,即采用浅结模型。通过缩小导电沟道长度来降低导通电阻,在源极沟槽接触孔形成后,通过P离子重掺杂形成P+区来防止穿通现象的发生。在此结构基础上,在沟槽接触和栅极上方淀积一层金属减小接触电阻的方法可以进一步降低导通电阻的大小。在这个改进结构中,可以加深沟槽接触深度,达到改善器件击穿特性的效果。