本文紧抓16e下行链路接收机中关键技术为要点，深入分析了在高速移动信道下，信号同步、信道估计／均衡以及LDPC信道编译码技术在实现中所要面临的诸多问题；研究了OFDMA调制下相关算法的性能和基于FPGA的硬件实现方案。本文针对16e下行链路前导字结构，给出了基于粗检测加精检测二级组合的帧检测算法仿真和实现，该算法降低了虚警的概率，同时还减小了系统功耗；为了提高功能模块的复用度，本文采用了帧检测与时域频偏校正联合同步的方法；另外，本文还给出的频域整数倍载波频偏校正的设计方案，并在其中有效的解决了时域同步残余误差对频偏估计的影响。针对16e下行链路在PUSC模式下的导频结构，本文提出了一种基于二维线性内插的信道估计算法，并给出了其基于FPGA实现的硬件结构；本文在信道均衡的模块中，通过使用Cordic算法和HUNG算法，将复数除法转换为相位旋转和实数乘法运算，减小信道均衡模块的硬件复杂度，并提高了运算精度。在第四章中，本文首先介绍了LDPC码的部分概念；然后详细分析了两种直接利用校验矩阵编码的算法——RU算法和块编码算法的原理和主要特点，给出了两种算法的操作复杂度分析；最后，为了能够使编码器提供对多种码字长度和编码速率的支持，本文提出了软硬件协同编码的思想，并基于块编码算法，给出了其流水线的实现方案和硬件复杂度分析。针对置信传播算法收敛速度较慢的问题，本文提出了交叉式置信传播译码算法，并给出了其实现的两种形式。同时，本文还证明了交叉式译码算法具有更快的收敛速率；为了能给改进算法提供半并行译码支持，本文还提出了分层式译码的思想，同时证明了分层前后算法形式上的一致性，并给出了分层算法的两种串行表达式。为了减小因使用最小和算法而造成的译码性能的损失，本文给出了一种改进型近似最小算法。文中的分析和仿真说明了后者能够在没有明显译码性能损失的前提下，降低设计的硬件复杂度。论文的最后针对不同的应用场合，分别给出串行和半并行结构译码器结构方案。由于设计中采用的基于分层的交叉式译码算法，译码器的吞吐率和存储器的使用效率都得到了显著提高。与传统串行译码器相比，本文中所给出的串行译码器结构灵活，可支持不同长度的输入码字在多种编码速率上的译码。同时，通过选择不同的迭代次数上限，该结构还能为不同译码模式提供多种译码性能选择。另外，为了简化设计复杂度而使用的最小近似操作，在不损失性能的前提下，进一步减少了存储器的使用量，减小了本模块在芯片上所占据的面积；而本文所给出的半并行译码器结构拥有吞吐率高，硬件复杂度可配置的特点，非常适合对码率要求较高的应用场合。