AES是美国国家标准与技术研究所(NIST)提出的高级加密标准,它是一个对称分组密码算法,用来取代旧的数据加密标准DES,从而成为广泛使用的标准。AES算法可以应用于很多方面,例如存储介质,IPSec协议和WLAN等技术中的数据加密。AES算法可以用软件或者硬件来实现,随着集成电路设计成本的降低,用硬件实现AES具有更高的处理速度,更可靠的保密性和更低廉的成本等优势。本文提出了AES算法硬件实现的一种新方法,与以往方法都是只有AES加密部分或者解密部分的硬件实现不同,而是将加密和解密集成到一起来实现。首先分析了AES算法的结构,并通过修改解密流程,在加解密流程中采用结构共享,节省了芯片的面积；其次在字节代换中采用复合域中的运算,使得不可减小的时间延迟变得最小；最后通过仔细分析电路中各部分的时间延迟,采用了8级流水线结构,在最大程度上提高了数据处理的速度。本文对所设计的IP核进行了完整的前仿真和后仿真实验,并成功通过了仿真验证,从而证明本文所设计的IP核功能正确,性能良好。本文提出的硬件结构适合于芯片面积资源紧张,又同时要求芯片处理速度较快的场合中。