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为了满足数字处理技术的发展对模拟数字转换器(ADC)速度的更高要求,发展超高速ADC成为了一种趋势。超高速ADC设计中主要采用折叠内插和全并行两种结构。折叠内插结构以更少的比较器,更少的面积和功耗成为超高速ADC的首选。本文对折叠内插ADC的结构和电路进行研究,设计了用于8位400MSPS超高速ADC的折叠内插电路。本文首先对折叠电路和内插电路的原理进行分析,比较各种实现电路的优缺点,确定本文所需要设计的折叠电路和内插电路的结构。深入研究折叠内插ADC系统中各功能模块之间的关系,从速度、功耗、精度的角度对折叠内插ADC进行分析,给出ADC折叠率、插值率、折叠器数目之间的优化分配关系,并对折叠电路中误差源进行分析,设计了一种两级折叠电路。针对预放大电路非线性的影响,本文设计了一种新的预放大器,改善了传统的预放大器对后级电路的影响;针对折叠电路倍频效应的影响,设计了分布式采保电路,通过加入分布式采保电路,使得后级折叠电路对带宽的要求大大降低;在分析了电阻平均网络和电容平均网络对电路微分非线性(DNL)和积分非线性(INL)的影响的基础上,设计了适合本文的电阻平均网络和电容平均网络。设计了一种新的折叠率为3的折叠电路,减少电路中电流源不匹配的影响。最后考虑到电路中阈值电压失配和沟道长度调制效应对内插误差的影响,本文设计了折叠率为8的共源共栅电流内插电路。对所设计的折叠内插ADC进行了晶体管级电路设计,并且基于0.18μm CMOS工艺,在3.3V电源电压下对各个功能电路模块进行仿真验证。仿真结果表明所设计的折叠电路增益达到8.165dB,增益带宽积达到1.259GHz,过零点最大偏差为0.03mV,远小于电路的1LSB,折叠内插电路的过零点最大偏差为1.45mV,小于电路的1/2LSB,满足了8位400MSPS超高速ADC的折叠内插电路的设计要求。本文的最后在充分考虑器件匹配性,电路对称性的基础上完成了折叠内插电路的版图设计,版图的面积为600μm×237μm。