压缩感知(CS)是一种利用信号的稀疏性或可压缩性进行信号重建的技术，信号在采样的同时被压缩，从而避免了传统采样带来的大量数据冗余，降低了采样、存储和传输的成本。压缩后的信号需要通过恢复算法恢复原始信号，压缩感知恢复算法具有很高的复杂度，在各种算法中，CS-BP算法具有抗噪能力强、复杂度低的优点，本文针对高速数据传输的需求，提出了一种高速CS-BP译码器结构，通过方案分析和参数仿真得到了具体的FPGA实现方案，并通过算法优化、硬件结构优化的方法提高了译码器的吞吐率。　　论文首先研究了BP译码算法及其在LDPC译码中的应用，针对CS-BP译码算法的特点和40Msps译码吞吐率要求，设计了一种吞吐率符合要求的译码器结构。借鉴准循环矩阵在LDPC码中的应用，设计出符合译码性能的CS测量矩阵，在很大程度上降低了硬件设计的复杂度，并且减少了存储器的耗用。由于CS-BP译码算法中的节点更新需要消耗大量的乘法器，大量的资源消耗不仅使得译码器只能串行译码，同时也限制了时钟频率，是提高译码吞吐率的瓶颈，针对这一点，本文提出硬件结构优化和译码算法简化两种，有效的提高了译码器的译码吞吐率。　　通过测试表明本文设计的译码器能够符合高速译码的需求，论文工作对压缩感知从理论到实现、将CS译码器应用于实际系统中并向着高速率、小体积的方向发展具有一定的参考价值。