随着信息技术的高速发展，无线通信网得到了广泛的应用。在无线通信系统中，射频接收机位于整个系统的最前端。锁相环型频率综合器在射频接收机中提供接收机变频所需的本振信号，起着非常重要的作用。由于CMOS工艺在量产和生产成本方面具有其他工艺无法替代的优势，在射频集成电路的设计中处于首选的地位。采用深亚微米CMOS工艺实现射频接收机中的锁相环频率综合器成为一项富有挑战性的研究课题。 本文对锁相环型频率综合器的一些关键技术展开了全面的讨论和研究。主要内容有：锁相环频率综合器的数学模型分析、高阶锁相环的行为仿真、锁相环频率综合器中的系统噪声研究、低相位噪声压控振荡器(VCO)的设计、采用新型的半定制的手段实现下分频模块、锁相环频率综合器的系统级实现等。 本文对锁相环频率综合器的基本工作原理与基本结构进行了分析。对锁相环尤其是高阶锁相环的数学模型进行了研究。采用C语言实现了基于双z变换的用于高阶锁相环的实现快速行为仿真的模型。 本文对锁相环频率综合器中的噪声模型进行了研究，对锁相环频率综合器芯片中不同的噪声源对系统性能的影响做了分析，对电源噪声与衬底噪声对频率综合器芯片噪声性能的影响做了重点研究。 本文对低相位噪声VCO的设计进行了研究。采用TSMC 0.18μm CMOS工艺实现了一个具有低相位噪声的VCO。在该VCO的基础上，采用相同的工艺实现了用于无线局域网(WLAN)射频接收机的工作在4GHz频段的锁相环频率综合器。测试结果显示，VCO在500kHz频偏处的相位噪声为-107dBc/Hz，在输出时钟为4.22GHz时的输出抖动为4.42ps。 本文对频率综合器中下分频模块的设计进行了研究，提出了一种具有改进结构的D触发器。以这种D触发器为基础分别实现了用于WLAN接收机与无线地面数字视频广播(DVB-T)接收机中的频率综合器下分频模块的双模分频器(DMP)。采用了新型的半定制的方法，实现了用于WLAN接收机与DVB-T接收机中的频率综合器中的具有较大分频比的下分频模块。测试结果显示，用于WLAN接收机中的双模分频器的输出抖动仅为2ps，用于DVB-T接收机中的双模分频器的输出抖动为3ps，且功耗都很低。所设计的下分频模块都能够在频率综合器系统中良好的运行。在所设计的下分频模块基础上，采用标准的TSMC 0.18μm CMOS工艺实现了用于 DVB-T接收机的频率综合器。测试结果显示，该频率综合器在输出时钟为1.173GHz时的抖动为3.3ps，1MHz频偏处的相位噪声为-122dBc/Hz。