近年来,随着电子技术的高速发展,数字图像压缩编码技术的逐渐成熟,实时图像处理在多媒体、HDTV、图像通信等领域有着越来越广泛的应用,图像/视频压缩/解压缩芯片早已成为多媒体技术研究的核心,直接用硬件采用并行结构实现这些算法已成为当今信息产业的热点。本文从研究图像/视频处理的最基本编码开始入手在DE2研究和教学开发平台上实现JPEG编码系统,通过改进算法优化结构,在合理利用硬件资源的条件下,有效的实现了算法的并行性。本文在简要介绍了JPEG基本模式标准和DE2多媒体开发平台的特点的基础上,针对JPEG基本模式硬件编码器传统结构的缺点,提出了一些新的改进结构,在JPEG编码系统中实现了2-DCT的分步算法,提高了系统的并行度和系统频率,根据量化模块的特点实现了一种资源占用相对小的除法器。根据Huffman编码器和码流输出部分的特点将两者放在同一模块中实现。JPEG基本编码器的硬件实现在其后各章中进行了详细的阐述,并分别给出了各个模块的单独测试结果。本论文课题利用Verilog硬件描述语言和多种EDA(Electronic Design Automatic)工具完成的。按照正向设计的流程,最终得出了系统整体电路的网表和版图。本芯片所用总逻辑单元数大概为9960,仿真时钟频率为50MHz。本课题的JPEG编码器设计,为复杂片上系统(SoC)的设计技术做了有益的探索性尝试,对今后大规模片上系统实现视频实时压缩有着积极的借鉴意义。