近年来,卷积神经网络（CNN）在计算机视觉领域得到了广泛的应用,可编程逻辑门阵列（FPGA）由于可重构,高并行,开发周期短等特点被广泛用于CNN硬件加速。CNN的核心计算是卷积,过程中涵盖大量可复用的数据,然而传统行操作的存储器取数时不能有效复用数据,还需利用行缓冲结构为其内缓存的特征值数据开窗,同时滑窗操作也导致大量数据被频繁的访存,造成较大的访存开销。由此提出对FPGA中基本存储单元块BRAM进行合理组织,构建为支持多种访存模式的存储阵列,使其能探索存储数据的局部特性,有效复用数据,从而降低卷积计算时访存开销。通过对FPGA中BRAM深入研究后,提出了两种以BRAM为基本单元适用于卷积计算时复用数据的存储阵列架构。首先根据FPGA中BRAM按列分布的特点,从下到上将相邻BRAM级联（cascade）,并根据访存速度要求插入流水,构建为符合设计要求的多访存模式的存储阵列。由于FPGA中固有的cascade特点,当流水线存储阵列级联路径较长时,存在访存延迟过大的问题,为了解决这个问题,提出一种带旁路结构的存储阵列,通过旁路引导访存流走向,有效降低了 FPGA中原cascade结构的访存延迟和功耗。其次,利用矩阵分块管理方式构建第二种存储阵列,并通过硬件控制电路,使其能实现多模式访存。这两种阵列均可有效访问所需局部数据信息,用于卷积不但能有效复用其卷积计算中的数据,还能省掉传统方案中行缓冲的开销。最后将传统方案在FPGA上进行复现,在给定的条件下对三种方案进行测试得出结论,本文两种方案较传统方法分别能降低15%和1 7%的功耗。此外,在完成存储阵列设计的基础上,设计实现了一款支持多通道访问的存储器接口,可用于以总线的形式访问存储阵列,为了验证该接口的优势,又利用官方IP搭建了基于AXI访问的存储阵列,并标记为baseline。最后搭建了存储接口的测试平台,分别在不同的数量的主从设备配置下对两工程进行了分析比较,结果表明本文的存储器接口所使用的可编程逻辑资源更少,且功耗也更低。