本文以“窄脉冲时域反射仪的设计”课题为背景,针对该仪器产生的波形特点:在同一次测试中多次启动发射电路将产生一个固定的波形。对该固定波形,采用精确设计采样点,把高速数据采样转换为相应的多次低速采样,并将采集所得波形进行重新拼凑,达到高速数据采集的目的。 系统采用了一组较低采样速率的A/D(模拟/数字)转换芯片和较低速大容量的存储芯片,通过计数器计时结合专门编写的控制模块精确确定采样时间,由此产生的时钟控制信号精确地控制低速A/D转换芯片的采样点,并存入对应的存储单元,最后将数据按照高速采集的要求重新组合,达到高速数据采集的要求。本文在深入地讨论了基于CPLD(Complex Programable Logic Device,复杂可编程逻辑器件)技术的电路的设计过程的基础上,详细叙述了数据采集逻辑控制模块的硬件研制过程、系统软件设计过程和VHDL(VHSIC Hardware Description Language)硬件描述语言设计过程。全文的重点是数据采集模块的逻辑控制硬件设计、VHDL硬件描述语言设计。 论文最后附有硬件设计原理图及PCB图。 该系统具有较高的性能价格比,满足设计的频率100MHZ的数据采集所需要求,具有较高的实用价值,并且采用了ISP(In System Programable,在系统可编程)技术,使得电路的修改和升级像软件一样方便、快捷,整机体积也大大缩小了,满足了发展的需要,并加快了该项目的开发进度。整个系统具有较简单的硬件电路和较低的成本,并且可以有效提高窄脉冲时域反射仪的测量精度,同时该系统以其高的性能价格比使其在RGB图象处理、高精度视频、数字存储示波器、电力电缆故障测试、国防、航空航天、通讯等领域可以得到广泛的应用。