自微处理器问世以来,随着工艺水平和处理器体系结构设计的发展,微处理器经历了从单核到双核,再到多核甚至众核的发展历程。多核多线程处理器已经成为当前主流微处理器。但是多核多核多线程技术在提升处理器性能的同时,对存储系统也提出了更高的要求,存储系统的性能已经成为制约多核多线程处理器性能进一步提高的重要因素。存储控制器作为处理器系统设计中重要的一部分,它对存储器的访问速度影响很大。多核多线程处理器上集成的多个存储控制器,能够并行执行,对缓解庞大数据量的访存压力起到一定的作用。但是在多线程应用环境中,访存仍然存在体冲突问题。为了缓解多核多线程处理器中存在的体冲突问题,本文对多核多线程处理器中的访存并行性进行了分析和研究,并且将存储器控制器的地址映射方案作为优化设计的方向。本文在充分分析存储系统结构尤其DRAM结构和工作机制的基础上,对多线程应用程序的访存特性,尤其是访存中bank并行性进行探究。并且,利用DRAMsim2实验平台进行了具体实验分析验证。针对bank冲突问题,本文深入分析了bank冲突发生的原因,提出了一种基于地址映射方案的hash地址散列优化方案,对多核多线程处理器的访存并行性进行了优化,最后结合仿真平台对其进行测试和验证,并利用stream测试程序进行实测,结果表明,在64线程下访存带宽从5.88GB/s提升到了14.24GB/s,达到了优化设计目标。