频率综合器不仅广泛应用于北斗导航卫星、遥感卫星及通信卫星等航天工程型号,而且在4G通信、5G通信、雷达测量、电子对抗等领域得到了广泛的应用。频率综合器给这些系统提供高精度的时钟、本振信号,频率综合器的频率范围、相位噪声、环路锁定时间等关键指标对系统的灵敏度以及信道切换有较大影响。正因如此,研究一款低相位噪声的频率综合器对于提升系统的关键特性具有重要的意义。针对各类通信系统对高性能频率综合器的应用需求,本论文设计了一款高可靠低噪声频率综合器电路。主流的频率综合技术有三种,直接模拟型频率综合器频率转换时间短、速度快,但芯片面积大且功耗较高;直接数字频率综合器均由数字电路构成,芯片面积小,功耗低,但受限于DAC的性能指标;锁相环型频率综合器具有集成度高,体积小,功耗低等优点且技术成熟,结合论文设计要求选用锁相环型频率综合器完成此次设计。鉴于低噪声的设计要求,本文选择噪声性能更好地整数型锁相环频率综合器。本文的创新点在于使用1/f噪声性能更优异的HBT管代替MOS管获得更好的噪声性能;采用低噪声结构完成对鉴频鉴相器的设计,通过MATLAB实现对频率综合器整体相位噪声的仿真。论文针对传统鉴频鉴相器关键路径过长以及死区效应等问题,提出了一种基于动态逻辑结构的电路,可以保证鉴频鉴相电路工作在更高的频率,减小了电路噪声;为了保证电路有足够的驱动能力,在SCL锁存器采样电路后设计驱动电路;针对压控振荡器中调谐范围和相位噪声难以兼得的问题,提出采用开关电容结构以保证宽的调谐范围和低的相位噪声。本文采用0.18um Si Ge Bi CMOS工艺,测试结果表明频率综合器电路能够产生1.7GHz-2.3GHz的射频输出信号(其中一个VCO的输出频段);分频器可以实现600MHz-5GHz频率工作范围;鉴频鉴相器鉴相频率最高可达100MHz;频率综合器的归一化相位噪声达到-230d Bc/Hz,与国内、外最高水平相近,满足论文对低相噪频率综合器的设计要求。