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20世纪以来，信息技术的飞速发展将我们带入一个崭新的信息化时代，同时信息安全隐患也显得日益突出。NIST于2001年向公众正式发布了AES(Advanced Encryption Standard)算法标准。作为对DES算法的超越和突破，其安全性能是毋庸置疑的。本论文课题来源为：横向课题“智能电网安全芯片的研制”。需要针对智能电网安全性要求设计一款加密芯片算法IP核，该加密芯片能将有效地保护智能电网使用过程中的个人隐私信息及重要数据。本论文在对AES进行深刻的研究和分析后，设计出一种支持AES-128模式、兼容Wishbone总线标准等特点的AES加密算法IP核。本文首先详细介绍和分析了数学基础知识和AES算法的原理，并在此基础上对算法的轮函数做适当的变化，采用一种等价解密模式设计出一个加、解密模块能资源共享的硬件架构。同时本文还研究和分析了基于有限域理论利组合逻辑方法来实现S盒，通过将域GF(2~8)降阶到复合域GF((2~4)~2)上，降低求逆运算的复杂度，也将加、解密的S盒利用硬件资源的共享并在改进、优化后合并成为一个小面积S盒；对逆列混合的实现方法进行优化后得到一种资源利用更加合理的方案。本文根据所设计的AES算法硬件架构的特性，对密钥扩展算法灵活的运用和改进后，设计出一种加、解密密钥扩展硬件资源共享并且能与加、解密轮函数的运算同步并行、实时扩展的密钥编排方案；同时在上述工作基础上设计出一款兼容Wishbone总线的AES IP核。最后，将IP核挂载在基于Wishbone总线的加密SOC系统上，由OR1200CPU执行汇编指令来控制IP核进行的加解密工作，并在Xilinx Virtex-2XC2VP30开发板上做了FPGA仿真和验证，验证结果表明本论文设计的AES加密算法IP核是完全遵从标准AES加密算法，加解密功能完全正确。本文所设计的AES IP核采用反馈工作模式，时钟频率可达114.565MHZ，拥有1.333Gbps的数据吞吐率，从密钥编排、S盒设计和总体架构设计上与文献[9]、[32]、[52]相比较，本设计的资源消耗少、数据吞吐率高并且总体性能表现出显著的优势。