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总线（Bus）是通信系统中各功能组件信息交互的通讯网络,是高性能通信器件的关键技术之一。在高速数据处理系统中,系统总线的性能瓶颈是限制系统性能的重要因素之一。PCI Express总线技术是第三代系统总线技术,是目前高速设备支持的主流IO总线。PCI Express总线技术采用了串行差分信号传输的模式、端对端的传输架构,具有高频、高带宽、低功耗等性能优势。在高性能FPGA芯片中集成PCI Express总线接口能够有效提高芯片在高速数据传输环境下的系统性能,针对这一领域的研究具有重要的工程意义。本文基于一项千万门级FPGA芯片设计工程,研究了高性能FPGA器件中PCIE模块集成的技术路线。本文设计的芯片是一款自主研发国内领先的千万门级高性能FPGA器件,其采用了业界先进的28 nm工艺,集成的晶体管规模达到上亿级,芯片包含可编程单元达到693120个,集成了三个PCIE IP核,支持PCI Express3.0规范,支持最多8个传输通道、单通道最大8 GT/s的传输速率。文中所设计的FPGA芯片采用了业内经典的GRM结构,简化了PCIE IP核的集成工作。作者基于软件提供的链接约束关系,在FPGA芯片的顶层将PCIE IP核周围的功能模块的输入输出端口和FPGA中对应的互连资源的端口进行对应链接,在电路网表文件上实现了PCIE IP核的集成。文中提出了一套高效的PCIE核功能验证方法;作者基于Verilog语言搭建了一套符合灰盒验证思想的验证平台。开发的验证平台通过TASK函数在平台内封装了可重用的PCI Express协议验证向量指令集;作者通过对PCIE IP底层网表进行行为建模,在VCS软件中实现了快速仿真验证;整体验证环境采用了端对端的电路仿真模型,通过上游设备发送相关的事务激励,由下游设备接收激励数据包,产生响应;仿真完成后通过调用关键内部信号和IP核外部输入输出端口的信号,分析功能结果。芯片流片后,作者基于芯片验证阶段的工作,开发了FPGA芯片的应用测试平台,完成了对流片的FPGA样片的应用测试,实现了对FPGA芯片的PCI Express接口及其配套的CMT、SERDES、CLB、SRAM等模块调用;通过带宽示波器取样,得到了实时的信号传输质量眼图和误码率分析图,在实际测试环境中验证了FPGA芯片中PCI Express接口的可靠性。本文成功的完成了FPGA芯片中PCIE模块的集成、验证以及流片后的应用测试工作;搭建了支撑验证工作的验证平台,最终验证的功能覆盖率达到了100%;流片后的FPGA芯片经过样片应用测试,其PCIE接口在实际工作环境中,在8 GT/s、5 GT/s、2.5 GT/s三种传输模式下传输质量眼图的眼宽和眼高分别为125 ps、400 m V,200 ps、400 m V,400 ps,400 m V;在10-12误码率下的眼宽均大于0.6个UI;以上数据表明FPGA芯片的PCIE接口在三种模式的信号传输质量符合设计要求。