随着信息技术高速发展，人类社会进入了一个全新的多媒体时代，多媒体通信也成为人类交流的很重要的一种方式。H.264视频编解码标准以其高效的压缩性能，良好的图象质量，更好的网络友好性和较好的抗误码性能，而逐渐作为一种主流视频标准而被广泛接受。　　 H.264视频编码标准与之前的视频标准相比，在细节处理方面引入了一些新的算法，如多模式运动估计、帧内预测、基于内容的变长编码、4×4二维整数变换等。从总体而言，H.264大幅度提高性能的同时也大大地增加计算复杂度，这就给硬件设计和实现带来了很大的难度。因此基于FPGA和一些视频编解码芯片的系统设计也具有很强的应用意义。　　 本文介绍了H.264/AVC视频压缩编解码标准以及在H.264/AVC HDTV视频实时编码器帧内编码模块硬件实现方面的研究，重点是对H.264/AVC标准中的帧内预测算法及其硬件模块实现部分进行了深入研究，提出了一种并行化操作的VLSI实现结构。对一些预测算法的处理采用并行处理器的结构，不仅缩短了处理时间，提高了处理速率，与此同时也节省了系统资源，使得一个宏块完成帧内预测编码的时间最多只需1136个时钟周期，完全可以达到实时解码的要求。作者用VerilogHDL语言实现了这些预测模块，并成功地在Xinlinx的Virtex5 xc5vlx330t型FPGA上实现了该方案，获得了很好的实时性能。