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在数字电路等信息技术类学科的专业必修课教学中,实验是不可或缺的重要教学内容,它可以强化学生理解基础知识能力和应用技能的培养。由于虚拟实验平台(Virtual Experiment Platform,VEP)能够解决传统验室在投入成本、设备和元器件的更新速度、时间和地点的局限性等诸多方面的问题,所以VEP日益成为高校实验室建设的主要备择方案之一。无论是基于MultiSim等仿真软件的数字电路VEP,或者基于面向对象等编程技术的元件、电路模型和元件库的设计方案自主研发的VEP,还是基于硬件描述语言(Very-High-Speed Integrated Circuit Hardware Description Language,VHDL)来开发的VEP,都还存在诸如软件版权限制、学习成本高等问题,既不利于将实验教学融入到理论课堂教学之中,也无法给学生提供更加有效的自主学习和技能训练的实验环境。尤其是这些平台间元件、电路模型存在着封闭性和差异性,也导致无法实现平台间元件和元件库的共享。作为VEP最为核心的基础设施之一,虚拟元件库(Virtual Component Library,VCL)是否易于添加元件,至关VEP的易用性,而VCL的设计关键技术在于虚拟数字元件(Virtual Digital Component,VDC)模型的设计。因此,针对虚拟数字电路实验教学平台的需求,本文:(1)将数字逻辑芯片分为组合逻辑芯片和带控制的组合逻辑芯片两大类,通过分析这些元件的静态结构属性和功能特性,对它们进行抽象和形式化描述,定义具有一致性的VDC模型;(2)采用基于时间自动机的模型验证方法,建立了VDC模型到时间自动机的转换模式,并利用模型验证工具UPPAAL对转换后的模型进行模拟和验证,等价证明了原VDC模型的设计能够满足可达性、无死锁等需求;(3)基于Qt的信号传递、QMVC和GraphicsView等,设计元件模型及模型与其封装形式的映射机制,实现了可视化的数字芯片元件,并构建了一个试验性的VEP,完成了实验电路的可视化搭建及其工作过程的可视化演示。本文所设计的一致性VDC模型,能够简化VCL的设计和实现,也可以有效提高VEP的易用性和可移植性,用户无需具有较强的编程能力,就可通过简单的属性配置,生成新的虚拟元件,并对数字实验电路进行组装。基于该VCL所设计的VEP有着易于操作,学习成本也不高等优势。而且,作为一个轻量级的VEP,既可以直接在数字逻辑等课程理论教学的课堂中作为展示使用,也能辅助学生进行自主实验,增强学生们的实践和创新能力。