边界扫描技术的提出给集成电路的测试带来极大方便,但由于边界扫描测试矢量具有串行移位特点,且集成电路随着半导体技术的发展变得越来越复杂,导致测试功耗迅速提高,从而对芯片造成一定甚至不可挽回的影响。本文以边界扫描测试结构为研究对象,主要对扫描链及边界扫描测试矢量进行优化,以降低边界扫描测试功耗。　　通过深入研究边界扫描IEEE1149.1标准及其原理,建模分析功耗来源,得出低功耗模型,以此对现有测试结构进行优化和改进。本文对边界扫描链的优化主要包括:边界扫描子链测试结构的提出,并且设计相关的优化配置模块;对边界扫描标准单链重新划分,构成新的测试结构,减少边界扫描测试移位过程中的位通过率;提出边界扫描子链配置原则,把标准扫描链中的边界扫描器件分配到各边界扫描测试子链中。对边界扫描测试矢量的优化主要包括:对测试矢量进行预处理,填充其中的无关位,减少边界扫描测试移位过程中的位翻转率;根据边界扫描子链测试结构对边界扫描测试矢量重新配置,通过优化配置模块分配到不同的扫描子链。　　通过软件平台仿真验证本设计结构,得出优化结果,并与边界扫描标准测试结构以及同类参考文献的测试结构进行对比分析。验证结果表明:本文提出的边界扫描子链测试结构有效的减少了位通过率 RBP(Rate of Bite Propagation)和位翻转率RBO(Rate of Bite Overturn),从而有效的降低了边界扫描测试的动态功耗和总功耗。本文所做工作具有一定的创新性和实用性,对对边界扫描测试的发展也有积极的推动意义。