相比较普通的ASIC电路与全定制电路来说,FPGA电路有很大的灵活性,就电路而言,也可以进行多次的设计,并且花费的时间也比较短。但也存在一定的弊端,例如在特定的工艺环境之下,一旦使用,FPGA芯片无论是在运行的速度方面还是耗能方面都处于劣势。本文的研究目的就是为了创建出一种全新的FPGA打包算法,改变在原先工艺环境之下,运行速度与消耗等方面的劣势。本文的第一部分重点介绍了FPGA的结构,CAD设计流程和T-VPACK打包算法。这种算法的优势其实就在于电路的时序部分,但也存在着一些弊端,电路时序的信息更新一般较为缓慢,不能够及时传达。这就导致更新的限制性出现,使得使用T-VPACK算法无法及时且准确的得到信息,最终依据此信息作出的判定结果也就存在误差。本文希望能够创建出一种新的打包算法,改变更新时序不及时的情况,完善原有的T-VPACK算法。第二部分介绍了三种打包算法,并且描述了三种打包算法的方法和框图。这三种算法分别是补足簇内部空位基本逻辑块的打包算法、交换簇中基本逻辑块的打包算法和产生新的基本逻辑块的打包算法。其中最后一种算法的的实用性最高。基于产生新的基本逻辑块的打包算法,其使用方式就是对算法本身实行了优化,利用复制输出的流程改善了关键路径的长短,相较之T-VPACK而言,该算法最大的优势就是能够及时信息的更替,使得最终的决策结果更加准确、有效。另外,第三种算法在每一次的优化过程之中,都会进行一定的复制过程,最终得到了压缩的效果,成本上也就所有降低。最后通过VPR工具进行试验验证,得出改进打包算法的优势。第三部分给出了VPR工具的介绍和FPGA的布局布线算法。VPR工具是一种打包和布局布线工具,FPGA的布局使用的是模拟退火算法,而布线算法使用的是最短路径搜索算法。