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随着摩尔定律的发展,数字集成电路的工艺节点已经达到超深亚微米,晶体管的长期可靠性问题由之前的经时击穿和电迁移逐渐转变为负偏压温度偏置不稳定性效应和沟道热载流子效应,伴随着宇航探索的研究逐渐深入,总剂量电离辐射效应与沟道热载流子效应的结合效应表现出1+1>2的效果。以上三种器件级效应都会带来晶体管阈值电压的变化,阈值电压的变化则会改变数字集成电路的延时,引发时序问题。如何从器件级机理到晶体管级建模再到电路级时序分析跨层建模已成为电路级可靠性设计关注的重点。论文基于130nm CMOS工艺,对器件效应对晶体管阈值电压的影响进行了研究。介绍了器件NBTI效应、CHC效应和TID效应的物理机理以及三种效应的经典解释模型。根据学术界最新研究成果,结合数字电路的实际工作情况,以占空比作为变量,介绍了基于占空比的晶体管级NBTI长期动态模型以及CHC和TID结合效应的长期动态模型。以工作十年为目标,计算出了NBTI效应引起的PMOS阈值电压漂移量在50mV~73mV,CHC和TID结合效应的NMOS阈值电压漂移量在77mV~220mV。论文以16×16的移位乘法器RTL代码作为老化分析对象,在Design Complier中设置相关面积时序约束,通过逻辑综合获得网表,通过静态时序分析获得关键路径,并在Encounter工具中完成布局、时钟树综合以及布线工作,获得了数字版图以及完成物理设计后关键路径时序的变化量。论文选用常见的一倍驱动反相器、两输入与非门以及两输入或非门作为研究对象,分析了占空比作为变量引起的阈值变化导致时序变化的规律,在Hspice中进行仿真获得了占空比与电路延时的关系。基于静态时序分析获得的关键路径,建立了关键路径中组合逻辑标准单元的老化时序库,在此基础上对RTL代码重新进行了逻辑综合和布局布线工作,获得了基于老化时序库的电路延时信息变化。分析结果表明,关键路径组合逻辑延时在综合阶段增加了1.61ns,布局布线完成后增加了2.159ns,增加了10%。为抗老化降频使用提供了合理的参考依据。