随着集成电路产业的发展,芯片物理设计由于特征尺寸的缩小,芯片规模的增大而变得更具挑战。对于SOC芯片设计,通过复用完成物理设计与验证、性能稳定、符合设计要求的IP硬核,成为缩短SOC芯片的设计周期,降低设计风险的主要手段之一。本文基于某SOC接口芯片应用,采用SMIC 130nm CMOS工艺完成PowerPC处理器IP核的物理设计与验证,从RTL到GDSII,以硬核版图的形式交付,性能符合设计要求,除用于此芯片外,还可以通过IP复用,用于其他SOC芯片的设计。PowerPC处理器核的主要设计指标:规模约为60万门、工作速度100MHz、核面积为5mm2、平均功耗为200mW、供电电压为1.2V。论文主要完成的工作包括:1)通过对逻辑综合及PowerPC处理器的分析与研究,合理设置综合约束,定义设计环境,基于SMIC 130nm标准单元库完成IP核的逻辑综合。综合后网表时序收敛,满足设计要求。2)分析PowerPC处理器内部结构及数据流,实现IP核布图规划。分析处理器核平均功耗,完成电源网路设计,通过时钟树结构设计与IP核时钟信号分析,完成处理器核时钟树综合,对布局布线理论进行分析,时序驱动完成IP核的布局布线,通过对关键路径优化,使设计时序收敛。3)物理设计后通过形式验证,物理验证,确认IP核设计的正确性。建立IP核时序库模型与物理库模型,可用于IP复用。