随着纳米技术的发展,高集成度神经网络电路成为可能。虽然CMOS工艺在不断地进步,但是基于CMOS的神经网络仍然存在很多不可避免的问题:突触信息存储在片上的易失性;CMOS神经网络需要额外的器件进行神经元累加操作等。这使得基于CMOS的神经网络难以满足所需的高集成度。为了提高硬件集成度以及减少网络功耗,提出了基于忆阻器的神经网络。忆阻器具有功耗低、尺寸小、计算存储一体化等特点,非常适合应用于神经网络的硬件实现中。本文利用忆阻器计算存储一体化的特性,对忆阻器交叉阵列结构进行改进和分析,使其更加准确地存储权值和偏置值,且结合忆阻器相应的编码方案后可以实现点积运算过程。根据改进的忆阻器交叉阵列结构,本文还设计了 CW-RNN电路结构,可以完成CW-RNN的基本运算过程。在此运算过程中,神经元的状态值直接使用采样保持电路以模拟形式进行存储,从而避免一次模数-数模转换过程。此结构设计面积为81.128um2,且相比较于一台计算机的运算性能,此电路结构速度更快、功耗更低。由于忆阻器本身存在误差,为了保证忆阻CW-RNN的可靠性,使用了忆阻器的写控制电路,使得忆阻器写权值更加准确,分类准确率更高。根据CW-RNN的频率控制特性,设计频率控制电路和一个通用型CW-RNN电路,此通用型CW-RNN电路结构可以完整地模拟CW-RNN的整个运算过程。仿真实验结果证明,本文提出的电路结构在不损失分类准确率的情况下,运算速度提升了2个数量级。CMOS忆阻器混合搭建的神经网络架构,改变了传统的存储单元与运算单元分离的设计方式,得到了很高的计算性能,为其他深度神经网络设计加速器提供了一定的理论基础。