论文部分内容阅读
近几年,信息技术的进步极大推动了集成电路制造业的发展。采用硅（Si）作为沟道材料的金属氧化物半导体场效应晶体管（Metal Oxide Semiconductor Field Effect Transistor,MOSFET）器件是现代集成电路制造技术的基础,Si MOSFET器件性能的提升（或获得更大的工作电流）主要依赖于沟道长度的缩短。为了克服缩短沟道长度带来的短沟道效应,在摩尔定律的不断演进过程中,出现了许多改进的工艺技术,包括应变Si技术、HKMG（High-K Metal Gate）技术、FinFET技术等,它们最大程度地提高了 SiMOSFET器件的性能。目前量产级的Si MOSFET器件沟道长度已经小于20 nm,进一步减小沟道长度将变得非常困难。新型的高迁移率沟道材料能够在不缩短沟道长度的同时提高MOSFET器件的工作电流,是解决未来集成电路制造技术发展的理想方案。锗（Ge）作为与Si同族的新型半导体材料,具有比Si更高的载流子迁移率,同时兼容传统Si工艺,是非常有前景的晶体管沟道材料。本论文主要研究了 Ge MOSFET器件制备中源漏形成和栅极堆垛的新工艺技术,并探讨了 Ge沟道在隧穿场效应晶体管（Tuneling Field Effect Transistor,TFET）和铁电场效应晶体管中应用的关键问题,主要取得了以下成果:本论文基于Ge工艺提出了新源漏形成和栅极堆垛技术,实现了高性能的Ge MOSFET器件。首先,低寄生电阻、高开关比和浅结深的源漏是获得高性能MOSFET器件的必要条件,而由于Ge中掺杂离子的固溶度相比Si更低,同时掺杂离子的热扩散系数较大,传统工艺很难获得高效的Ge基源漏结:（1）本论文结合旋涂掺杂和激光退火技术,形成了具有高掺杂浓度的超浅结深p-n结,实验表明,结表面掺杂浓度是传统热退火样品的1.5倍,同时结深只有热退火样品的1/3（～20nm）,其p+/n结和n+/p结的开关比、开态电流都得到了提升,关态电流也得到了抑制;（2）本论文利用微波退火技术,实现了低阻态和高势垒的NiGe/n-Ge肖特基结,其开关比接近离子注入的p-n结,利用NiGe/n-Ge肖特基结,进一步制备了高性能的GepMOSFET器件,其源漏寄生电阻仅为传统离子注入器件的1/5,同时有效得抑制了结漏电。同时,由于Ge表面及其氧化物的不稳定性,制备高质量Ge MOS结构（包括栅氧/Ge界面和栅氧本身）也是获得高性能Ge MOSFET器件的关键:（1）在Ge MOS界面钝化方面,本论文提出利用原位臭氧后氧化处理技术,提高了 Ge氧化物的稳定性,改善了 Ge MOS界面质量,获得了小等效氧化层厚度（Equivalent Oxide Thickness,EOT）和高迁移率的 GepMOSFET 器件;（2）本论文创新性地提出具有双层MoS2/Ge量子阱结构的Ge MOSFET器件,利用双层MoS2和Ge的能带在价带和导带处的势垒差,能够在p型和n型Ge MOSFET器件中同时形成量子阱沟道,从而减少由于栅氧/Ge界面质量差引起的载流子散射,提高载流子迁移率,使Ge MOSFET器件的开态电流提升了 一倍。新输运机制的TFET器件是实现低功耗集成电路的有效解决方案,本论文研究了影响Ge TFET器件性能最重要的部分—源漏隧穿结。源漏隧穿结的掺杂浓度梯度决定了 TFET器件的亚阈值摆幅（Subthreshold Swing,SS）和开态隧穿电流。本论文采用杂质分凝技术,获得了高肖特基势垒的NiGe肖特基结源漏,并通过低温和快速测试表明,NiGe肖特基结的界面缺陷会严重影响Ge TFET器件的性能。进一步地,本论文定量表征了 NiGe肖特基结的界面缺陷,并研究了结界面缺陷对Ge基传统MOSFET器件和TFET器件电学性能的影响。本论文提出利用低温电导法,改进了电路和数学模型,定量表征了 NiGe肖特基结的界面缺陷。研究表明,减少NiGe肖特基结的界面缺陷,可以有效抑制缺陷辅助的隧穿电流,改善Ge MOSFET器件的关态特性和Ge TFET器件的亚阈值特性。最近,具有铁电/绝缘层（Ferroelectric/dielectric,FE/DE）栅叠层结构的Ge MOSFET器件在FE-FET存储器和负电容场效应晶体管（NC-FET）中的应用被大量报道,本论文研究了铁电MOS结构中FE/DE界面缺陷对Ge FE-FET存储器和Ge NC-FET器件的重要影响。为了排除MOS结构中其他界面缺陷的影响,本论文采用金属/铁电/绝缘层/金属（MFIM）结构的简单电容器件,利用快速脉冲测试系统表征了 MFIM的瞬态电荷响应,从实验上证明了 FE/DE界面缺陷的存在和漏电辅助铁电极化机制（Leakage-current-assist ferroelectric polarization switching）的有效性,并定量表征了参与铁电极化的FE/DE界面缺陷密度。同时,本论文还创新性地提出利用电导法定量表征不同极化状态下的FE/DE界面缺陷密度。研究发现,FE/DE界面的缺陷密度为1014 cm-2,也就是说,FE/DE的极化主要由FE/DE界面缺陷来响应。这表明,在以FE/DE为栅叠层的Ge MOSFET器件中,铁电极化没有提高器件的载流子浓度,负电容效应有待商榷。同时,由于FE/DE界面缺陷响应了大部分铁电极化电荷,Ge FE-FET存储器的存储窗口会变小,可靠性会降低。